特許6805562IP Force 特許公報全文掲載

技術分野

システムバスと複数の演算プロセッサとの間でデータを転送するデータ転送部を備えるデータ処理システム

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献1のようなルーティングは、メインルータを経由することで低いレイテンシを保証するが、メインルータへのアクセスが集中するためことで競合が発生し、転送効率が低下するおそれがある。例えば予備ルータを設けることでアクセスの競合を低減できるが、処理性能の低下は避けられない。また、ネットワークオンチップのハードウェア資源は、トポロジの汎用性を確保する必要から実用上冗長な資源を持たざるを得ず、利用効率の低下を招き消費電力の低減が図れない。 また、特許文献2のようなリアルタイム管理は、タスク管理スケジューラの割り込み制御により実施され、ホスト主導のタスク管理によるリアルタイム処理となる。そのため、例えばミリ秒精度の時間管理や時間制御が求められるシステムには適用できない。 本発明は事情に鑑みてなされたものであり、その目的は、システムバスと複数のプロセッサとの間のデータ転送を効率化して、高い処理性能を維持しつつ高精度の時間管理及び低消費電力化を実現できるデータ処理システムを提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

請求項1記載のデータ処理システムによれば、システムバスと複数の演算プロセッサとの間で、複数のメモリデバイスを介してデータを転送するデータ転送部において、タイムスタンプ付与部がシステムバスより入力されたデータにタイムスタンプを付与し、経過時間計時部が、プロセッサ入力メモリ及びアレイメモリのそれぞれにデータが入力されてから他のメモリに転送されるまでの経過時間を計時する。また、処理時間計時部は、演・・・ 続きを知財ポータルサイト IP Force にログインして見る

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】第1実施形態であり、データ処理システムの構成を示す図

【図2】1stメモリの内部構成を示す機能ブロック図

【図3】Arryメモリの内部構成を示す機能ブロック図

【図4】プロセッサINメモリの内部構成を示す機能ブロック図

【図5】プロセッサOUTメモリの内部構成を示す機能ブロック図

【図6】Lastメモリの内部構成を示す機能ブロック図

【図7】動作タイミングチャート(その1)

【図8】動作タイミングチャート(その2)

【図9】動作タイミングチャート(その3)

【図10】第2実施形態であり、データ処理システムの構成を示す図

【図11】第3実施形態であり、データ処理システムの構成を示す図

【図12】動作タイミングチャート

【図13】第4実施形態であり、データ処理システムの構成を示す図

【図14】動作タイミングチャート(その1)

【図15】動作タイミングチャート(その2)

【図16】第5実施形態であり、データ処理システムの構成を示す図

【図17】動作タイミングチャート

【図18】第6実施形態であり、データ処理システムの構成を示す図

選択図 図1出願人が指定した本件の代表的な図

1 データ処理システム、2 システムバス、3 CPUホスト、4 イメージセンサ、5 ディスプレイ、6 データ転送部、7 DSP、11 1stメモリ、12 Arrayメモリ、12(1,1)〜12(2,3),13 プロセッサINメモリ、14 プロセッサOUTメモリ、15 Lastメモリ、22 ラベル付与機能部、23 タイマ。

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