発明が解決しようとする課題[発明の詳細な説明]から抜粋

特許文献１に開示されているように、自己相関演算は、信号自身の繰り返しパターンを利用して、受信信号のみから相関を求めるものであり、一般的に、自己相関は反射やフェーディングに強く、回路構成上も小規模に実現できるという利点がある。しかし、プリアンブル以外の周期性を持ったデータや雑音でも相関を示してしまうという特性上の欠点がある。一方、相互相関演算は、あらかじめ既知の信号自身のデータ列を受信側に保持して、受信信号と期待値との相関を取るものであり、相互相関は、雑音や無関係なデータに対して、ほとんど相関を検出せず、低Ｃ／Ｎ（キャリア信号／雑音）のガウス雑音伝送路でも高精度なタイミング同期が実現できるという利点がある。しかし、大きな受信周波数のずれや、反射やフェーディングなどで受信波形が変化すると、各ピークが小さくなり、同期特性が劣化する欠点がある。 これまでの送電線用ディジタル電力線搬送装置で用いているシンボルレートは数十キロｂｐｓ程度であるため、受信信号に遅延波が存在していても相関器からの相関ピーク位置には大きなズレは無く、また相関ピーク位置にズレが生じタイミング位置がズレたとしても等化器で許容できるズレ幅であるのでＢＥＲ特性には大きな影響は与えていなかった。しかし、方式が広帯域伝送となりシンボルレートが数百キロｂｐｓ程度になった場合、これまでＤＰＬＬの特性に影響を与えていなかった遅延波の影響が顕著に表れ、遅延波の位相特性によっては相関器からの相関ピーク位置は大きくズレが生じることになる。このため、等化器では対応できずＢＥＲ特性が大きく劣化してしまうことになる。送信シンボルタイミングを高精度に推定するためには、シンボル間の時間幅が短くなるため、高精度にシンボルタイミングを抽出するためには、より高レートでのオーバーサンプリング数が要求される。 例えば、受信側ロールオフフィルタの出力の信号をシンボルレートの、１２８倍オーバーサンプリング程度でインタポレーションを行う必要がある。このため、１２８倍オーバーサンプリングで動作をする複素数の相関器が必要となるが、高いサンプリングレートでタップ数が多い相関器を用いた場合、ＦＰＧＡ（Field Programmable Gate Array）の規模が大きくなってしまうことが懸念される。 例えば、１２８倍オーバーサンプリングを用いた場合、６４タップでは、ＦＰＧＡに乗算数が２５６でＤＳＰ（Digital Signal Processing：ディジタル信号処理）ブロックが６４モジュールを必要とし、３２タップでは、乗算数が１２８でＤＳＰブロックが３２モジュール必要となる。また、１６タップでは、乗算数が６４でＤＳＰブロックが１６モジュールを必要とし、タップ数が２倍になると回路規模も比例して大きくなる事が分かる。これがオーバーサンプリング時に相関器を適用する場合の課題であり、相関器がＦＰＧＡに割当てられるモジュール数（例えば２７４モジュール）の多くを占有するため、ＦＦＴ（Fast Fourier Transform）処理など他の処理で行なえるモジュール数をひっ迫してしまう。このことから、相関器は極力小さなタップ数の相関で構成することが望まれる。しかしながら、相関器のタップ数を小さくした場合、相関ピーク電力値や相関特性が必要とするタイミングで出現できないという問題が生じる。 本発明は、これらの実情に鑑みてなされたものであり、送電線用広帯域ディジタル電力線搬送方式に対応するための相関器として、相関器のタップ数の規模を小さくした場合でも、所要の相関ピーク電力値が確保できる自己相関器、および、この自己相関器を有する受信機を提供することをその目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明によれば、送電線用広帯域ディジタル電力線搬送方式に対応するための相関器として、相関器のタップ数の規模を小さくした場合でも、所要の相関ピーク電力値が確保できる相関器を得ることができる。