[詳細な説明] 以下、本開示の例示的な実施形態について、図面を参照して説明する。 ＜絶縁型ＤＣ／ＤＣコンバータ＞ 図１は、本開示の例示的な絶縁型ＤＣ／ＤＣコンバータ１００の構成を示す図である。絶縁型ＤＣ／ＤＣコンバータ１００は、直流電圧である入力電圧Ｖｉｎを直流電圧である出力電圧ＶｏｕｔにトランスＴｒにより絶縁しつつ変換する。 絶縁型ＤＣ／ＤＣコンバータ１００は、半導体装置１と、半導体装置１の外部にそれぞれディスクリートに設けられる入力抵抗Ｒ１、入力キャパシタＣ１、電源用キャパシタＣ２、ダイオードＤ１，Ｄ２、出力キャパシタＣｏ、およびトランスＴｒを備える。ダイオードＤ１と出力キャパシタＣｏから整流平滑回路が構成される。 半導体装置１は、後述する図２Ａに示す内部構成を集積化してパッケージ化される電源ＩＣ（集積回路）である。半導体装置１は、外部との電気的接続を確立するための外部端子として、クランプ端子Ｔｃｌｐ、ＥＯ端子Ｔｅｏ、ＥＭＩ低減端子Ｔｅｍｉドレイン端子Ｔｄｒ、ソース端子Ｔｓｒ、グランド端子Ｔｇｄ、電源端子Ｔｖｃｃ、およびセンス端子Ｔｖｓを備える。 トランスＴｒは、１次巻線ｗ１、２次巻線ｗ２、および補助巻線ｗ３を有する。入力電圧Ｖｉｎの印加端は、１次巻線ｗ１の一端に接続される。１次巻線ｗ１の他端は、ドレイン端子Ｔｄｒに接続される。２次巻線ｗ２の一端は、ダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードは、出力キャパシタＣｏの一端に接続される。出力キャパシタＣｏの他端は、２次巻線ｗ２の他端に接続される。出力キャパシタＣｏの両端間に出力電圧Ｖｏｕｔが生成される。 補助巻線ｗ３の一端は、ダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードは、電源用キャパシタＣ２の一端に接続されるとともに電源端子Ｔｖｃｃに接続される。補助巻線ｗ３の他端と電源用キャパシタＣ２の他端は、グランド電位の印加端に接続される。 なお、入力抵抗Ｒ１および入力キャパシタＣ１については後述する。 ＜半導体装置の内部構成＞ 図２Ａは、半導体装置１の内部構成を示す図である。図２Ａでは、半導体装置１内部における本開示の特徴的な構成について抜粋して図示しており、他の内部構成については図示を省略している。 図２Ａに示すように、半導体装置１は、チップ１Ａおよびチップ１Ｂを備える。すなわち、半導体装置１は、マルチチップ構成を有する。 チップ１Ａは、第１素子２を集積化して有する。第１素子（第１トランジスタ）２は、エンハンスメント型のＮチャネル型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）により構成される。チップ１Ａは、電極Ｔ１～Ｔ３を有する。第１素子２のドレインは、電極Ｔ１を介してドレイン端子Ｔｄｒに接続される。 入力電圧Ｖｉｎの印加端は、入力抵抗Ｒ１の一端に接続される。入力抵抗Ｒ１の他端と入力キャパシタＣ１の一端は、クランプ端子Ｔｃｌｐに接続される。入力キャパシタＣ１の他端は、グランド電位の印加端に接続される。入力キャパシタＣ１は、クランプ端子Ｔｃｌｐの端子電圧Ｖｃｌｐを安定化するために設けられるが、必須ではない。 クランプ端子Ｔｃｌｐは、電極Ｔ３を介して、第１素子２のゲートに接続される。これにより、端子電圧Ｖｃｌｐが第１素子２のゲートに接続される。 チップ１Ｂは、クランプ回路３、スイッチ４、保護部６、電流制御回路７、内部レギュレータ８、ロジック部９、駆動部１０，第２素子（第２トランジスタ）１１、ＵＶＬＯ（Under Voltage Lock Out）部１２、およびプリレギュレータ１３を集積化して有する。また、チップ１Ｂは、電極Ｔ４～Ｔ８を有する。 クランプ回路３は、端子電圧Ｖｃｌｐをクランプするための回路であり、ツェナーダイオードを直列に接続して構成される。最も高電位側のツェナーダイオードのカソードは、電極Ｔ４を介してクランプ端子Ｔｃｌｐに接続され、最も低電位側のツェナーダイオードのアノードはグランド電位の印加端に接続される。なお、クランプ回路３を構成するツェナーダイオードの個数は１個以上であれば、特に限定されない。 クランプ回路３を構成するツェナーダイオードの一部の両端間にスイッチ４が接続される。スイッチ４は、イネーブル信号ＥＮによりオンオフを制御される。スイッチ４がオン状態とされると、ツェナーダイオードの一部がバイパスされ、クランプ回路３によるクランプ電圧が低くなる。 第１素子２のソースは、電極Ｔ２を介して電極Ｔ５に接続される。電極Ｔ５と電極Ｔ４の一端との間には、保護部６が接続される。保護部６は、ツェナーダイオードを直列に接続して構成される。当該ツェナーダイオードのアノードは電極Ｔ５に接続され、カソードは電極Ｔ４に接続される。保護部６による電圧クランプにより、第１素子２のＶｇｓ（ゲート・ソース間電圧）耐圧に対する保護を行う。 電極Ｔ５とＴ６の間には電流制御回路７が接続される。電極Ｔ６は、電源端子Ｔｖｃｃを介して電源用キャパシタＣ２の一端に接続される。電流制御回路７は、入力電圧Ｖｉｎが印加開始されることによる起動時において電源用キャパシタＣ２を充電するために流すＶＨ充電電流Ｉｖｈを制御する。電流制御回路７の具体的な構成については、後述する。 内部レギュレータ８は、電源端子Ｔｖｃｃに印加される電源電圧ＶｃｃをＤＣ／ＤＣ変換して、ロジック部９に供給する電源回路である。 第２素子１１は、Ｎチャネル型ＭＯＳＦＥＴにより構成され、スイッチング素子として機能する。第２素子１１のドレインは、電極Ｔ７および電極Ｔ２を介して第１素子２のソースに接続される。第２素子１１のソースは、電極Ｔ８を介してグランド端子Ｔｇｄに接続される。グランド端子Ｔｇｄは、グランド電位の印加端に接続される。 駆動部１０は、ロジック部９による制御によりゲート電圧Ｇｔを第２素子１１のゲートに印加することで、第２素子１１を駆動する。ゲート電圧Ｇｔをハイレベルにすることで第２素子１１はオン状態とされ、ゲート電圧Ｇｔをローレベルにすることで第２素子１１はオフ状態とされる。第２素子１１がスイッチング駆動されることで、トランスＴｒの１次側から２次側へエネルギーが伝達される。 ＵＶＬＯ部１２は、電源電圧Ｖｃｃを監視し、ＵＶＬＯ状態であるか、ＵＶＬＯ解除状態であるかを検知する。電源電圧Ｖｃｃが所定のＵＶＬＯ解除電圧以下であるとＵＶＬＯ状態であり、ＵＶＬＯ解除電圧を上回るとＵＶＬＯ解除状態である。ＵＶＬＯ部１２は、ＵＶＬＯ状態であるかを表すイネーブル信号ＥＮを出力する。 プリレギュレータ１３は、入力される電源電圧Ｖｃｃが所定電圧より低い場合は、電源電圧Ｖｃｃをレギュレータ出力Ｖｐｒｅｇとして出力し、所定電圧以上の場合は、所定電圧をレギュレータ出力Ｖｐｒｅｇとして出力する。レギュレータ出力Ｖｐｒｅｇは、後述するように電流制御回路７での制御に使用される。 ＜電流制御回路の構成＞ 図３は、電流制御回路７の構成例を示す図である。電流制御回路７は、デプレッションＭＯＳトランジスタ７１と、定電流回路７２と、逆流防止ダイオード７３と、を有する。 デプレッションＭＯＳトランジスタ７１は、デプレッション型のＮチャネル型ＭＯＳＦＥＴにより構成される。デプレッションＭＯＳトランジスタ７１のドレインは、電極Ｔ５（図２Ａ）に接続される。デプレッションＭＯＳトランジスタ７１のゲート・ソース間は短絡される。これにより、デプレッションＭＯＳトランジスタ７１は、定電流源として動作する。 デプレッションＭＯＳトランジスタ７１のソースと、逆流防止ダイオード７３のアノードの間に定電流回路７２が接続される。定電流回路７２は、ＮＰＮトランジスタ（バイポーラトランジスタ）ＢＴ１と、抵抗ＲＡ～ＲＣと、カレントミラーＣＭＡと、カレントミラーＣＭ２，５，６，８，１１と、ＮＭＯＳトランジスタＮＭＡ,ＮＭＣ,ＮＭＤと、ＰＭＯＳトランジスタＰＭＡ，ＰＭＢと、を有する。なお、ＮＭＯＳトランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、ＰＭＯＳトランジスタは、Ｐチャネル型ＭＯＳＦＥＴである。 ＮＰＮトランジスタＢＴ１のエミッタは、グランド電位の印加端に接続される。ＮＰＮトランジスタＢＴ１のベース・コレクタ間は短絡される。カレントミラーＣＭＡは、ＮＰＮトランジスタＢＴ２，ＢＴ３を有する。ＮＰＮトランジスタＢＴ１のコレクタは、ＮＰＮトランジスタＢＴ２のエミッタに接続される。ＮＰＮトランジスタＢＴ２のベース・コレクタ間は短絡される。ＮＰＮトランジスタＢＴ２，ＢＴ３のベース同士は接続される。ＮＰＮトランジスタＢＴ３のエミッタは、抵抗ＲＡの一端に接続される。抵抗ＲＡの他端は、グランド電位の印加端に接続される。ＮＰＮトランジスタＢＴ２のコレクタは、デプレッションＭＯＳトランジスタ７１のソースに接続される。 カレントミラーＣＭ２は、ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２を有する。ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２の各ソースは、デプレッションＭＯＳトランジスタ７１のソースに接続される。ＰＭＯＳトランジスタＰＭ２１のゲート・ドレイン間は短絡される。ＰＭＯＳトランジスタＰＭ２１，ＰＭ２２のゲート同士は接続される。 カレントミラーＣＭ５は、ＮＭＯＳトランジスタＮＭ５１，ＮＭ５２を有する。ＮＭＯＳトランジスタＮＭ５１のドレインは、ＰＭＯＳトランジスタＰＭ２２のドレインに接続される。ＮＭＯＳトランジスタＮＭ５１のゲート・ドレイン間は短絡される。ＮＭＯＳトランジスタＮＭ５１，ＮＭ５２のゲート同士は接続される。ＮＭＯＳトランジスタＮＭ５１のソースは、グランド電位の印加端に接続される。 ＮＭＯＳトランジスタＮＭ５２のソースは、グランド電位の印加端に接続される。 カレントミラーＣＭ６は、ＰＭＯＳトランジスタＰＭ６１，ＰＭ６２を有する。ＰＭＯＳトランジスタＰＭ６１，ＰＭ６２の各ソースは、デプレッションＭＯＳトランジスタ７１のソースに接続される。ＰＭＯＳトランジスタＰＭ６１のゲート・ドレイン間は短絡される。ＰＭＯＳトランジスタＰＭ６１，ＰＭ６２のゲート同士は接続される。ＰＭＯＳトランジスタＰＭ６１のドレインは、ＮＭＯＳトランジスタＮＭ５２のドレインに接続される。 カレントミラーＣＭ８は、ＰＭＯＳトランジスタＰＭ８１，ＰＭ８２を有する。ＰＭＯＳトランジスタＰＭ８１，ＰＭ８２の各ソースは、デプレッションＭＯＳトランジスタ７１のソースに接続される。ＰＭＯＳトランジスタＰＭ８１のゲート・ドレイン間は短絡される。ＰＭＯＳトランジスタＰＭ８１，ＰＭ８２のゲート同士は接続される。 ＰＭＯＳトランジスタＰＭ８２のドレインとＰＭＯＳトランジスタＰＭ６２のドレインは、逆流防止ダイオード７３のアノードに接続される。 ＮＭＯＳトランジスタＮＭＡのドレインは、ＮＭＯＳトランジスタＮＭ５１，ＮＭ５２のゲートに接続される。ＮＭＯＳトランジスタＮＭＡのソースは、グランド電位の印加端に接続される。 ＮＭＯＳトランジスタＮＭＣのソースは、グランド電位の印加端に接続される。デプレッションＭＯＳトランジスタ７１のソースと、ＮＭＯＳトランジスタＮＭＣのドレインとの間には、抵抗ＲＢとＲＣが直列に接続される。抵抗ＲＢとＲＣが接続されるノードに、ＰＭＯＳトランジスタＰＭＡ，ＰＭＢの各ゲートが接続される。 ＰＭＯＳトランジスタＰＭＡのソースは、ＰＭＯＳトランジスタＰＭ６１のソースに接続される。ＰＭＯＳトランジスタＰＭＡのドレインは、ＰＭＯＳトランジスタＰＭ６１のドレインに接続される。ＰＭＯＳトランジスタＰＭＢのソースは、ＰＭＯＳトランジスタＰＭ８１のソースに接続される。ＰＭＯＳトランジスタＰＭＢのドレインは、ＰＭＯＳトランジスタＰＭ８１のドレインに接続される。 ＮＭＯＳトランジスタＮＭＡ，ＮＭＣの各ゲートには、イネーブル信号ＥＮが印加される。 カレントミラーＣＭ１１は、ＮＭＯＳトランジスタＮＭ５１と、ＮＭＯＳトランジスタＮＭ１１２を有する。すなわち、カレントミラーＣＭ１１とＣＭ５とでＮＭＯＳトランジスタＮＭ５１を共有する。 ＮＭＯＳトランジスタＮＭＤのソースは、ＰＭＯＳトランジスタＰＭ８１のドレインに接続される。ＮＭＯＳトランジスタＮＭＤのソースは、ＮＭＯＳトランジスタＮＭ１１２のドレインに接続される。ＮＭＯＳトランジスタＮＭ１１２のソースは、グランド電位の印加端に接続される。ＮＭＯＳトランジスタＮＭＤのゲートには、レギュレータ出力Ｖｐｒｅｇが印加される。 このような構成の定電流回路７２によれば、ＮＰＮトランジスタＢＴ１，ＢＴ２，ＢＴ３と抵抗ＲＡからバンドギャップ電流源が構成され、ＢＴ１，ＢＴ２によるＶＦ（順電圧）とＢＴ３によるＶＦ＋ＲＡ×Ｉｏｕｔ（Ｉｏｕｔ：ＲＡを流れる出力電流）が等しくなるため、ＶＦの温度特性とＲＡの温度特性を組み合わせて、出力電流の温度特性をフラットにしている。また、定電流回路７２による定電流は、カレントミラーにより電流量を調整している。半導体素子はペア性は優れているため、定電流の絶対値の精度が向上される。 ＜半導体装置の動作＞ 次に、このような構成である半導体装置１の動作について、図４に示すタイミングチャートも参照して説明する。図４においては、上段から順に、入力電圧Ｖｉｎ、クランプ端子Ｔｃｌｐの端子電圧Ｖｃｌｐ、電流制御回路７により生成される充電電流Ｉｖｈ、電源電圧Ｖｃｃ、第１素子２のソース電圧Ｖｓｒ、およびゲート電圧Ｇｔの各波形例を示す。 まずタイミングｔ１で入力電圧Ｖｉｎの印加が開始されると、起動動作が開始される。このとき、入力キャパシタＣ１の充電により端子電圧Ｖｃｌｐは、すぐにクランプ電圧Ｖｃｌｐ１まで立ち上がる。ＵＶＬＯ部１２によりＵＶＬＯ状態が検知されるため、イネーブル信号ＥＮはローレベルとなり、スイッチ４はオフ状態となる。これにより、クランプ回路３により、端子電圧Ｖｃｌｐはクランプ電圧Ｖｃｌｐ１となる。クランプ電圧Ｖｃｌｐ１は、第１素子２のゲートに印加される。第１素子２は導通状態となり、ソース電圧Ｖｓｒは、クランプ電圧Ｖｃｌｐ１より第１素子２のＶｇｓだけ低い電圧となる。例えば、クランプ電圧Ｖｃｌｐ１＝３０Ｖとして、第１素子２のＶｇｓ＝３Ｖとすると、ソース電圧Ｖｓｒは２７Ｖとなる。 ソース電圧Ｖｓｒが電流制御回路７に印加され、充電電流Ｉｖｈの生成が開始される。図３に示す電流制御回路７において、イネーブル信号ＥＮはローレベルである。これにより、ＮＭＯＳトランジスタＮＭＡはオフ状態とされ、カレントミラーＣＭ５は有効となる。 また、ＮＭＯＳトランジスタＮＭＣもオフ状態とされ、ＰＭＯＳトランジスタＰＭＡはオフ状態とされ、カレントミラーＣＭ６は有効とされる。一方、レギュレータ出力ＶｐｒｅｇはＮＭＯＳトランジスタＮＭＤのＶｇｓの閾値Ｖｇｓ_ｔｈ（例えば２Ｖ）よりも低いため、ＮＭＯＳトランジスタＮＭＤはオフ状態とされる。これにより、ＰＭＯＳトランジスタＰＭＢはオフ状態であるが、カレントミラーＣＭ８は無効とされる。 従って、抵抗ＲＡに流れる定電流がカレントミラーＣＭ２,ＣＭ５，ＣＭ６によりミラーリングされ、ＰＭＯＳトランジスタＰＭ６２のドレインから出力される電流Ｉ１が生成される。ＰＭＯＳトランジスタＰＭ８２のドレインから出力される電流Ｉ２は生成されない。充電電流Ｉｖｈは電流Ｉ１とＩ２が合成されて生成されるが、電流Ｉ２が生成されないため、電流Ｉ１が充電電流Ｉｖｈとして出力される。このときの充電電流ＩｖｈをＩｖｈ１とすると、例えばＩｖｈ１＝４８０μＡである。 充電電流Ｉｖｈ（Ｉｖｈ１）が電源用キャパシタＣ２に供給されることで、電源用キャパシタＣ２が充電され、電源電圧Ｖｃｃは徐々に上昇する。 そして、タイミングｔ２で電源電圧ＶｃｃがＮＭＯＳトランジスタＮＭＤのＶｇｓの閾値Ｖｇｓ_ｔｈを上回ると、レギュレータ出力Ｖｐｒｅｇが閾値Ｖｇｓ_ｔｈを上回るため、ＮＭＯＳトランジスタＮＭＤがターンオン（オフ状態からオン状態への切り替え）され、カレントミラーＣＭ８が有効となる。これにより、抵抗ＲＡを流れる電流がカレントミラーＣＭ２，ＣＭ１１，ＣＭ８によりミラーリングされ、電流Ｉ２が生成される。従って、電流Ｉ１に電流Ｉ２が付加されて充電電流Ｉｖｈが出力される。このときの充電電流ＩｖｈをＩｖｈ２とすると、例えばＩｖｈ２＝１．３ｍＡである。 このように、充電電流Ｉｖｈをはじめに低いＩｖｈ１としてから後で高いＩｖｈ２とするのは、電源端子Ｔｖｃｃが仮に地絡している場合、電源電圧Ｖｃｃが０Ｖで固定され、充電電流Ｉｖｈによる損失が問題となるためである。特に入力電圧Ｖｉｎが例えば１０００Ｖになるなど高電圧の場合、損失が特に問題となる。そして、電源電圧Ｖｃｃが或る程度上昇すれば、地絡はしていないため、起動時間を短くするために充電電流Ｉｖｈを高い値に切り替えている。 充電電流Ｉｖｈ（Ｉｖｈ２）による充電により電源電圧Ｖｃｃがさらに上昇し、電源電圧ＶｃｃがＵＶＬＯ解除電圧Ｖｕｖｌｏに達すると、ＵＶＬＯ部１２によりＵＶＬＯ解除が検知される。このとき、イネーブル信号ＥＮがローレベルからハイレベルに切り替えられ、ＮＭＯＳトランジスタＮＭＡはターンオンされ、カレントミラーＣＭ５は無効とされる。また、ＮＭＯＳトランジスタＮＭＣもターンオンされるため、ＰＭＯＳトランジスタＰＭＡ，ＰＭＢがターンオンされ、カレントミラーＣＭ６,ＣＭ８が無効とされる。これにより、電流Ｉ１，Ｉ２が生成されなくなり、充電電流Ｉｖｈの出力は停止される。このとき、電流制御回路７においては、ＰＮＰトランジスタＢＴ１および抵抗ＲＡに流れる電流が待機電流となり、待機電流を大幅に抑えることができる。 イネーブル信号ＥＮがハイレベルのため、スイッチ４がターンオンされ、端子電圧Ｖｃｌｐは、クランプ電圧Ｖｃｌｐ１よりも低いクランプ電圧Ｖｃｌｐ２となる。例えば、Ｖｃｌｐ１＝３０Ｖとして、Ｖｃｌｐ２＝２０Ｖである。一方、ＵＶＬＯ解除によりロジック部９の制御による駆動部１０による第２素子１１のスイッチング駆動が開始される（図４のゲート電圧Ｇｔ）。これにより、起動動作が完了され、トランスＴｒを介した電力変換が開始される。 クランプ回路３においてスイッチ４によりクランプ電圧を切り替えているのは、起動時とスイッチング時とで第１素子２のゲートに印加する必要のある電圧値が異なるためである。具体的には、起動時においては、電源電圧ＶｃｃがＵＶＬＯ解除電圧Ｖｕｖｌｏに達したときに、電源電圧Ｖｃｃに対して逆流防止ダイオード７３の順電圧、ＰＭＯＳトランジスタＰＭ６２またはＰＭ８２のＶｄｓ（ドレイン・ソース間電圧）、デプレッションＭＯＳトランジスタ７１のＶｄｓ、および第１素子２のＶｇｓを付加した電圧値（例えば２３Ｖ）に対して、余裕を持たせた電圧値（例えば３０Ｖ）をクランプ電圧Ｖｃｌｐ１に設定している。一方、スイッチング時は、第２素子１１がオン状態のときにソース電圧Ｖｓｄ＝０Ｖとなり、第１素子２のＶｇｓ耐圧（例えば２６Ｖ）を考慮し、第１素子２をフルオン状態とすることができる電圧値（例えば２０Ｖ）をクランプ電圧Ｖｃｌｐ２に設定している。 このような実施形態により、起動時とスイッチング時とで第１素子２を共用することができ、別途に起動用の素子を設ける必要がなく、部品点数を削減できる。また、入力電圧Ｖｉｎの値に応じて、第１素子２に用いる半導体材料を変えることができる。例えば、入力電圧Ｖｉｎ＝１０００Ｖなどの高電圧の場合、半導体材料としてＳｉＣまたはＧａＮなどを使用し、入力電圧Ｖｉｎ＝４００Ｖなどの場合は、半導体材料としてＳｉなどを使用することができる。また、クランプ端子Ｔｃｌｐに対して外部には入力抵抗Ｒ１および入力キャパシタＣ１を設ければよく、半導体装置の外部に入力電圧を降圧するための起動回路を構成する場合に比べて部品点数を削減し、半導体装置を実装する基板の面積を削減できる。 なお、電流制御回路７（図３）においては、デプレッションＭＯＳトランジスタ７１と定電流回路７２を用いている。デプレッションＭＯＳトランジスタ７１は定電流特性のばらつきが大きい傾向のため、デプレッションＭＯＳトランジスタ７１はゲート幅およびゲート長を調整することで十分な電流能力（例えば５ｍＡ）を持たせるようにし、定電流回路７２により定電流精度を向上させている。これにより、充電電流Ｉｖｈの定電流精度を高め、起動時間のばらつきを抑えている。なお、デプレッションＭＯＳトランジスタを設けないようにしてもよい。ただし、デプレッションＭＯＳトランジスタを設けることにより、スイッチング時の不安定な電流を抑制できる。また、デプレッションＭＯＳトランジスタのみを設けて定電流源としてもよい。 ＜変形例＞ 図２Ｂは、半導体装置１におけるチップ１Ｂの構成に係る変形例を示す図である。図２Ｂでは、クランプ回路３における最も低電位側のツェナーダイオードのアノードに接続される構成が図２Ａと異なっている。なお、図２Ｂにおいて図示していないチップ１Ｂの構成は、図２Ａと同様である。 図２Ｂにおけるチップ１Ｂは、Ｉ－Ｖ（電流・電圧）変換部２０と、サンプルホールド回路２１と、コンパレータ２２と、Ｖ－Ｉ（電圧・電流）変換部２３と、を有する。 Ｉ－Ｖ変換部２０は、カレントミラー２０１，２０２および変換抵抗２０３を有する。カレントミラー２０１は、ＮＭＯＳトランジスタ２０１Ａ，２０１Ｂを有する。ＮＭＯＳトランジスタ２０１Ａのドレインは、クランプ回路３における最も低電位側のツェナーダイオードのアノードに接続される。ＮＭＯＳトランジスタ２０１Ａのゲート・ドレイン間は短絡される。ＮＭＯＳトランジスタ２０１Ａ，２０１Ｂのゲート同士が接続される。ＮＭＯＳトランジスタ２０１Ａ，２０１Ｂのソースは、グランド電位の印加端に接続される。カレントミラー２０２は、ＰＭＯＳトランジスタ２０２Ａ，２０２Ｂを有する。ＰＭＯＳトランジスタ２０２Ａのドレインは、ＮＭＯＳトランジスタ２０１Ｂのドレインに接続される。ＰＭＯＳトランジスタ２０２Ａのゲート・ドレイン間は短絡される。ＰＭＯＳトランジスタ２０２Ａ，２０２Ｂのゲート同士が接続される。ＰＭＯＳトランジスタ２０２Ｂのソースは、変換抵抗２０３の一端に接続される。変換抵抗２０３の他端は、グランド電位の印加端に接続される。 このようなＩ－Ｖ変換部２０の構成により、入力電圧Ｖｉｎの印加端から入力抵抗Ｒ１、クランプ端子Ｔｃｌｐおよびクランプ回路３を流れる電流Ｉｃｌｐは、カレントミラー２０１，２０２により順次ミラーリングされ、変換抵抗２０３により検出電圧Ｖｄ１に変換される。 サンプルホールド回路２１は、検出電圧Ｖｄ１に対してサンプルおよびホールドを行う。クランプ端子Ｔｃｌｐがハイインピーダンスの端子であるため、第２素子１１（図２Ｂで不図示）のスイッチングによるスイッチングノイズの影響を抑制するため、サンプルホールド回路２１が設けられる。 図２Ｃは、サンプルホールド回路２１によるサンプリングタイミングを説明するための波形図である。図２Ｃにおいて、上段から順にゲート電圧Ｇｔ、第２素子１１のドレイン電圧ＤＲＡＩＮ、電流Ｉｃｌｐ、およびサンプリング状態を示す。 ゲート電圧Ｇｔがハイレベルからローレベルに切り替えられるタイミングｔａで第２素子１１がターンオフされ、ドレイン電圧ＤＲＡＩＮが立ち上がる。その直後はドレイン電圧ＤＲＡＩＮに揺れが生じ、電流Ｉｃｌｐにも揺れが生じる。タイミングｔａから所定時間Ｔ１が経過したタイミングｔｂでは、ドレイン電圧ＤＲＡＩＮおよび電流Ｉｃｌｐの揺れが収まっており、ここでサンプリングを開始する（すなわちホールドを解除する）。そして、所定時間Ｔ２が経過するタイミングｔｃまでサンプリングを行い、タイミングｔｃでサンプリングを終了し、ホールドを行う。タイミングｔｂからｔｃの間の期間ではドレイン電圧ＤＲＡＩＮおよび電流Ｉｃｌｐが安定しており、スイッチングノイズの影響が抑制された状態でサンプリングを行うことができる。 サンプルホールド回路２１によるサンプリングおよびホールドの結果として検出電圧Ｖｄ２が出力される。検出電圧Ｖｄ２は、コンパレータ２２の第１入力端に印加される。コンパレータ２２の第２入力端には、基準電圧Ｖｒｅｆが印加される。コンパレータ２２は、検出電圧Ｖｄ２を基準電圧Ｖｒｅｆと比較し、比較出力ＣＭＰを出力する。 ここで、電流Ｉｃｌｐは、下記式で表される。 Ｉｃｌｐ＝（Ｖｉｎ－（Ｖｚ＋Ｖｇｓ））／Ｒ１ ただし、Ｖｚはクランプ回路３のツェナー電圧、ＶｇｓはＮＭＯＳトランジスタ２０１ＡのＶｇｓ） クランプ端子Ｔｃｌｐの電圧が正常の場合、式で表される電流ＩｃｌｐがＩ－Ｖ変換部２０により検出電圧Ｖｄ１に変換され、サンプルホールド回路２１による検出電圧Ｖｄ２がコンパレータ２２に印加される。この場合、検出電圧Ｖｄ２は基準電圧Ｖｒｅｆ以上となり、比較出力ＣＭＰはそれに応じた論理レベルとなる。なお、式におけるＶｚ＋Ｖｇｓの温度特性を調整することにより、Ｉｃｌｐの温度特性をフラットにしている。 一方、クランプ端子Ｔｃｌｐの電圧が異常に低下した場合、電流Ｉｃｌｐが大きくなり、検出電圧Ｖｄ２が基準電圧Ｖｒｅｆより大きくなる。比較出力ＣＭＰはそれに応じた論理レベルとなり、異常状態を検知できる。 Ｖ－Ｉ変換部２３は、エラーアンプ２３１と、ＮＭＯＳトランジスタ２３２と、抵抗２３３と、カレントミラー２３４と、を有する。エラーアンプ２３１の非反転入力端は、検出電圧Ｖｄ２の印加端に接続される。エラーアンプ２３１の出力端は、ＮＭＯＳトランジスタ２３２のゲートに接続される。ＮＭＯＳトランジスタ２３２のソースは、エラーアンプ２３１の反転入力端および抵抗２３３の一端に接続される。抵抗２３３の他端は、グランド電位の印加端に接続される。カレントミラー２３４は、ＰＭＯＳトランジスタ２３４Ａ，２３４Ｂを有する。ＰＭＯＳトランジスタ２３４Ａのドレインは、ＮＭＯＳトランジスタ２３２のドレインに接続される。ＰＭＯＳトランジスタ２３４Ａのゲート・ドレイン間は短絡される。ＰＭＯＳトランジスタ２３４Ａ，２３４Ｂのゲート同士は接続される。ＰＭＯＳトランジスタ２３４Ａ，２３４Ｂのソース同士は接続される。 このようなＶ－Ｉ変換部２３の構成により、検出電圧Ｖｄ２が抵抗２３３の一端に検出電圧Ｖｄ２が発生する。これにより、検出電圧Ｖｄ２に応じた電流が抵抗２３３に流れ、カレントミラー２３４によりミラーリングされ、検出電流Ｉｄとなる。式の通り、電流Ｉｃｌｐは入力電圧Ｖｉｎに依存しているため、検出電流Ｉｄにより入力電圧Ｖｉｎを検知できる。検出電流Ｉｄは、ＯＣＰ（過電流保護）電圧の制御などに利用される。 このように図２Ｂの構成であれば、クランプ回路３を電流Ｉｃｌｐの検出に共用できる。 ＜入力電圧検出＞ ＜＜第１実施形態＞＞ 次に、本半導体装置１に備えられる入力電圧検出機能について説明する。図５は、第１半導体装置１における入力電圧検出に関する構成を示す図である。半導体装置１は、入力電圧Ｖｉｎを検出するための構成として、ＭＯＳトランジスタＤＭ１１、ＭＯＳトランジスタＤＭ１２、抵抗Ｒ１１、抵抗Ｒ１２、定電流源１４、およびコンパレータ１５を備える。 ＭＯＳトランジスタＤＭ１１，ＤＭ１２は、いずれもデプレッション型のＮチャネル型ＭＯＳＦＥＴとして構成される。クランプ端子Ｔｃｌｐは、ＭＯＳトランジスタＤＭ１１のドレインに接続される。ＭＯＳトランジスタＤＭ１１のドレイン・ゲート間は短絡される。ＭＯＳトランジスタＤＭ１１のソースは、抵抗Ｒ１１の一端に接続される。抵抗Ｒ１１の他端は、グランド電位の印加端に接続される。 定電流源１４は、ＭＯＳトランジスタＤＭ１２のドレインに接続される。ＭＯＳトランジスタＤＭ１２のドレイン・ゲート間は短絡される。ＭＯＳトランジスタＤＭ１２のソースは、抵抗Ｒ１２の一端に接続される。抵抗Ｒ１２の他端は、グランド電位の印加端に接続される。 ＭＯＳトランジスタＤＭ１１のドレイン電圧Ｖ１１は、コンパレータ１５の非反転入力端（＋）に入力される。ＭＯＳトランジスタＤＭ１２のドレイン電圧Ｖ１２は、コンパレータ１５の反転入力端（－）に入力される。コンパレータ１５は、ドレイン電圧Ｖ１１とＶ１２を比較し、検出信号Ｓｄｅｔを出力する。Ｖ１１＞Ｖ１２の場合、Ｓｄｅｔ＝ハイレベルとなり、Ｖ１１≦Ｖ１２の場合、Ｓｄｅｔ＝ローレベルとなる。 ここで、ＭＯＳトランジスタＤＭ１１には、ドレイン電流Ｉｄ１１が流れる。Ｉｄ１１は、（１）式のように表される。 Ｉｄ１１＝（Ｖｉｎ－Ｖｇｓ１１）／（Ｒ１＋Ｒ１１） （１） ただし、Ｖｇｓ１１は、ＭＯＳトランジスタＤＭ１１のＶｇｓである。 （１）式において、Ｒ１＞＞Ｒ１１のため（例えばＲ１＝１０ＭΩ、Ｒ１１＝数十Ωなど）、（２）式となる。 Ｉｄ１１＝（Ｖｉｎ－Ｖｇｓ１１）／Ｒ１ （２） また、ドレイン電圧Ｖ１１，Ｖ１２は、（３）式、（４）式で表される。 Ｖ１１＝Ｉｄ１１×Ｒ１１＋Ｖｇｓ１１ （３） Ｖ１２＝Ｉｄ１２×Ｒ１２＋Ｖｇｓ１２ （４） ただし、Ｉｄ１２は、ＭＯＳトランジスタＤＭ１２に流れるドレイン電流であり、Ｖｇｓ１２は、ＭＯＳトランジスタＤＭ１２のＶｇｓである。 ここで、Ｖｇｓ１１，Ｖｇｓ１２は、（５）式、（６）式で表される。 Ｖｇｓ１１＝√（（２×Ｉｄ１１／Ｋ×Ｗ／Ｌ））＋ＶＴ （５） Ｖｇｓ１２＝√（（２×Ｉｄ１２／Ｋ×Ｗ／Ｌ））＋ＶＴ （６） ただし、Ｋ＝μ×Ｃｏｘ Ｗはゲート幅、Ｌはゲート長、ＶＴは閾値電圧、μは電子移動度、ＣｏｘはＭＯＳキャパシタの単位面積当たりの容量である。 ＭＯＳトランジスタＤＭ１１，ＤＭ１２とで、Ｋ、Ｗ、Ｌ、およびＶＴは同じ値としている。Ｗ／Ｌの値は、半導体装置１内部においてはＭＯＳトランジスタＤＭ１１，ＤＭ１２の間で製品バラツキによる相対誤差は小さい（ＤＭ１１，ＤＭ１２のペア性）。従って、Ｉｄ１１＝Ｉｄ１２の場合、Ｖｇｓ１１＝Ｖｇｓ１２となり、Ｒ１１＝Ｒ１２とすれば、Ｖ１１＝Ｖ１２となる。 Ｉｄ１２＝Ｉｃ（定電流源１４による定電流）であるため、（２）式および（５）式により、 Ｉｃ＝（Ｖｉｎ－（√（（２×Ｉｃ／Ｋ×Ｗ／Ｌ））＋ＶＴ））／Ｒ１ （７） となる。入力電圧Ｖｉｎの検出閾値をＶｔｈ_ｄｅｔとすれば、 Ｉｃ＝（Ｖｔｈ_ｄｅｔ－（√（（２×Ｉｃ／Ｋ×Ｗ／Ｌ））＋ＶＴ））／Ｒ１ （８） を満たすようなＩｃに設定される。 すると、Ｖｉｎ＞Ｖｔｈ_ｄｅｔの場合、Ｉｄ１１＞Ｉｄ１２となり、Ｖ１１＞Ｖ１２となる。一方、Ｖｉｎ≦Ｖｔｈ_ｄｅｔの場合、Ｉｄ１１≦Ｉｄ１２となり、Ｖ１１≦Ｖ１２となる。よって、コンパレータ１５の出力である検出信号Ｓｄｅｔのレベルにより、入力電圧Ｖｉｎを検出できる。 例えば、Ｖｔｈ_ｄｅｔ＝５０Ｖに設定される場合、Ｖｉｎが５０Ｖ以下になってブラウンアウトが生じたことを検出できる。なお、ＭＯＳトランジスタＤＭ１１，ＤＭ１２のペア性により、検出閾値Ｖｔｈ_ｄｅｔの温度変化に対する変化を抑制できる。 なお、ＭＯＳトランジスタＤＭ１１，ＤＭ１２は、デプレッション型に限らず、エンハンスメント型で構成してもよい。 また、図５に示すように、半導体装置１は、電流付加部１６と、タイミング制御部１７と、を備える。電流付加部１６は、ＭＯＳトランジスタＤＭ１１のソースに接続される。タイミング制御部１７は、電流付加部１６により電流Ｉａｄｄをドレイン電流Ｉｄ１１に対して付加するタイミングを制御する。 図６Ａは、入力電圧Ｖｉｎの検出タイミング（上段）と、ドレイン電流Ｉｄ１１（下段）を模式的に示すタイミングチャートである。図６Ａにおいて、入力電圧Ｖｉｎの検出タイミングがハイレベルとなる期間が、Ｖｉｎの検出を行う検出オン期間Ｔｏｎであり、入力電圧Ｖｉｎの検出タイミングがローレベルとなる期間が、Ｖｉｎの検出を停止する検出オフ期間Ｔｏｆｆである。Ｔｏｎ＋Ｔｏｆｆ＝Ｔｄｅｔが検出周期となる。 タイミング制御部１７は、検出オン期間Ｔｏｎで電流付加部１６に電流Ｉａｄｄを付加させず、検出オフ期間Ｔｏｆｆで電流付加部１６に電流Ｉａｄｄを付加させる。電流Ｉａｄｄが付加されることにより、ＭＯＳトランジスタＤＭ１１のソース電圧が高くなり、ＭＯＳトランジスタＤＭ１１のＶｇｓが小さくなり、ドレイン電流Ｉｄ１１は減少する。検出オン期間Ｔｏｎでのドレイン電流Ｉｄ１１＝Ｉｄ１１_ＯＮとし、検出オフ期間Ｔｏｆｆでのドレイン電流Ｉｄ１１＝Ｉｄ１１_ＯＦＦとすると、Ｉｄ１１_ＯＮ＞Ｉｄ１１_ＯＦＦとなる。 検出オン期間Ｔｏｎのデューティは、（Ｔｏｎ／Ｔｄｅｔ）×１００％として制御される。例えば、Ｖｉｎ＝１０００Ｖとして、Ｉｄ１１_ＯＮ＝２０μＡ、Ｉｄ１１_ＯＦＦ＝１μＡの場合は、デューティ＝１０％の場合、Ｉｄ１１の平均電流は、２０×０．１＋１×０．９＝２．９μＡとなる。従って、デューティ＝１００％の場合と比べて、１０００Ｖ×２０μＡ＝２０ｍＷから、１０００Ｖ×２．９μＡ＝２．９ｍＷまで損失を削減できる。このように入力電圧Ｖｉｎが特に高電圧の場合に損失削減の効果が大きい。 図６Ｂは、タイミング制御部１７によるタイミング制御に関するタイミングチャートである。図６Ｂにおいて、上段から順に、第２素子１１のドレイン電圧ＤＲＡＩＮ、電流Ｉａｄｄ、ドレイン電流Ｉｄ１１、およびサンプルホールド回路２１Ｃ（図２Ｂ）によるサンプリング状態を示す。ドレイン電圧ＤＲＡＩＮは、第２素子１１のスイッチング状態での波形を模式的に示す。図６Ｂに示すタイミングｔａは、図２Ｃにおけるタイミングｔａと同じであり、第２素子１１をターンオフするタイミングである。タイミングｔａで電流Ｉａｄｄがオフとされる。これにより、ドレイン電流Ｉｄ１１が増加する。図６Ｂにおけるタイミングｔａの後のタイミングｔｃは、図２Ｃにおけるタイミングｔｃと同じであり、サンプリングが終了するタイミングである。タイミングｔｃで電流Ｉａｄｄが生成され、ドレイン電流Ｉｄ１１が減少する。その後、再びタイミングｔａで電流Ｉａｄｄがオフされる。タイミングｔａとｔｃの間が検出オン期間Ｔｏｎとなり、タイミングｔｃから次のｔａまでの間が検出オフ期間Ｔｏｆｆとなる。 ＜＜第２実施形態＞＞ 図７は、第２半導体装置１における入力電圧検出に関する構成を示す図である。第２実施形態では、第１実施形態との相違点として、並列に接続されたＭＯＳトランジスタＤＭ１１_１～ＤＭ１１_ｎ（ｎは２以上の整数）とされている。ＭＯＳトランジスタＤＭ１１_１～ＤＭ１１_ｎのそれぞれは、ＭＯＳトランジスタＤＭ１２とＫ、Ｗ、Ｌ、およびＶＴは同じ値としている。なお、ＭＯＳトランジスタＤＭ１１_１～ＤＭ１１_ｎから（ｎ×Ｗ）のゲート幅を有する１つのＭＯＳトランジスタＤＭ１１が構成されるとみなすこともできる。 ＭＯＳトランジスタＤＭ１１_１～ＤＭ１１_ｎのそれぞれにドレイン電流としてＩｃ（定電流源１４の電流値）が流れる場合、すなわちＩｄ１１＝ｎ×Ｉｃの場合、（９）式が成立する。 Ｖ１１＝ｎ×Ｉｃ×Ｒ１１＋Ｖｇｓ１１ （９） 一方、（１０）式が成立する。 Ｖ１２＝Ｉｃ×Ｒ１２＋Ｖｇｓ１２ （１０） Ｖｇｓ１１＝√（２×ｎ×Ｉｃ／（Ｋ×ｎ×Ｗ／Ｌ））＋ＶＴ （１１） であるため、Ｖｇｓ１１＝Ｖｇｓ１２となり、Ｒ１１＝Ｒ１２×（１／ｎ）とすれば、Ｖ１１＝Ｖ１２となる。 従って、第１実施形態での（８）式を満たすようなＩｃに対して（１／ｎ）を乗じた値をＩｃの設定値とし、Ｉｃの値を小さく設定できる。 なお、図７の構成では、ＭＯＳトランジスタＤＭ１１をｎ個並列接続し、ＭＯＳトランジスタＤＭ１２を１個としたが、ＭＯＳトランジスタＤＭ１２をｍ個並列接続してもよい。ただし、ｍは、２以上かつｍ＜ｎとなる整数である。この場合、Ｒ１１＝Ｒ１２×（ｍ／ｎ）とする。 さらに、ＭＯＳトランジスタＤＭ１１（１個のＭＯＳＦＥＴまたは複数のＭＯＳＦＥＴの並列接続から構成）と、ＭＯＳトランジスタＤＭ１２（１個のＭＯＳＦＥＴまたは複数のＭＯＳＦＥＴの並列接続から構成）のゲート幅Ｗの比をｋ：１（ｋ＞１）としてもよい。この場合、Ｒ１１＝Ｒ１２×（１／ｋ）とする。なお、先述した実施形態では、ｋ＝ｎの場合、あるいはｋ＝ｎ／ｍの場合に相当する。 ＜＜第３実施形態＞＞ 図８は、第３半導体装置１における入力電圧検出に関する構成を示す図である。第３実施形態では、第１実施形態との相違点として、半導体装置１において設定部１８が設けられる。設定部１８により、定電流源１４による定電流Ｉｃの値を可変に設定できる。例えば、設定部１８をＥＥＰＲＯＭにより構成すれば、当該ＥＥＰＲＯＭに格納された設定情報に応じて定電流Ｉｃの値が設定される。なお、設定部１８は、例えば、切断可能なヒューズを有し、当該ヒューズの切断により設定を行うようにしてもよい。 このような実施形態によれば、定電流Ｉｃの値を可変に設定できるため、入力電圧Ｖｉｎを検出するための検出閾値Ｖｔｈ_ｄｅｔを可変に設定することができる。 ＜＜第４実施形態＞＞ 図９は、第４半導体装置１における入力電圧検出に関する構成を示す図である。第４実施形態では、第２実施形態との相違点として、設定部１９が設けられる。設定部１９により、ＭＯＳトランジスタＤＭ１１_１～ＤＭ１１_ｎのうち、有効とするＭＯＳトランジスタＤＭ１１の個数を可変に設定できる。なお、設定部１９は、第３実施形態の設定部１８と同様に、例えばＥＥＰＲＯＭまたはヒューズなどにより構成される。 このような実施形態によれば、入力電圧Ｖｉｎを検出するための検出閾値Ｖｔｈ_ｄｅｔを可変に設定することができる。なお、第２実施形態で述べたように、ＭＯＳトランジスタＤＭ１２をｍ個並列接続する場合は、設定部１９により、ｎ個のＭＯＳトランジスタＤＭ１１と、ｍ個のＭＯＳトランジスタＤＭ１２のうち、少なくとも一方の有効とする個数を可変に設定するようにしてもよい。 さらに、第２実施形態で述べたように、ＭＯＳトランジスタＤＭ１１，ＤＭ１２のゲート幅Ｗの比をｋ：１とする場合は、設定部１９によりｋの値を可変に設定してもよい。これは、のようなＭＯＳトランジスタの有効とする個数を可変とする実施形態を含む。 ＜＜第５実施形態＞＞ 図１０は、第５半導体装置１における入力電圧検出に関する構成を示す図である。第５実施形態では、ＭＯＳトランジスタＤＭ１２_１～ＤＭ１２_Ｎ、抵抗Ｒ１２_１～Ｒ１２_Ｎ、定電流源１４_１～１４_Ｎ、およびコンパレータ１５_１～１５_Ｎ（ただし、Ｎは２以上の整数）を備える。 このような構成によれば、定電流源１４_１～１４_Ｎによるそれぞれの定電流の値を異なる値に設定すれば、コンパレータ１５_１～１５_ＮのそれぞれによりＶｉｎを検出する検出閾値Ｖｔｈ_ｄｅｔを異なる値とすることができる。複数の検出閾値Ｖｔｈ_ｄｅｔの相対精度も高い。なお、定電流源１４_１～１４_Ｎによるそれぞれの定電流の値は同じとして、ＭＯＳトランジスタＤＭ１２_１～ＤＭ１２_ＮのそれぞれとＭＯＳトランジスタＤＭ１１とのゲート幅Ｗの比を異ならせてもよい。 ＜外部端子のレイアウト＞ 図１１は、半導体装置１の上方から視た平面図の一例である。図１１に示すように、半導体装置１において、パッケージＰＫに対して外部端子（１番ピンから８番ピン）が接続されている。なお、図１１において、互いに直交する第１方向（Ｘ）と第２方向（Ｙ）が図示される。 パッケージＰＫは、平面視において、第１方向に延びる辺Ｌ１，Ｌ２と第２方向に延びる辺Ｌ３，Ｌ４を有する矩形状である。辺Ｌ１，Ｌ２は、第２方向に対向する。１番ピンから８番ピンは、それぞれ順に電源端子Ｔｖｃｃ、グランド端子Ｔｇｄ、ＥＯ端子Ｔｅｏ、センス端子Ｔｖｓ、ソース端子Ｔｓｒ、クランプ端子Ｔｃｌｐ、ＥＭＩ低減端子Ｔｅｍｉ、およびドレイン端子Ｔｄｒである。 １番ピンから７番ピンは、平面視において、パッケージＰＫの辺Ｌ１に沿って配置される。８番ピンは、パッケージＰＫの裏面に配置され、平面視において辺Ｌ２から第２方向へ突出する。８番ピンは、放熱用と共用される。 ＜ＡＣ／ＤＣコンバータ＞ 図１２は、本絶縁型ＤＣ／ＤＣコンバータ１００を用いたＡＣ／ＤＣコンバータ１１０の構成を示す図である。ＡＣ／ＤＣコンバータ１１０は、入力回路１０６および絶縁型ＤＣ／ＤＣコンバータ１００を備える。入力回路１０６は、ヒューズ１０１、コンデンサ１０２、フィルタ１０３、整流回路１０４、およびコンデンサ１０５を有し、交流電圧Ｖａｃから入力電圧Ｖｉｎを生成する。 整流回路１０４は、例えばダイオードブリッジである。商用交流電圧などの交流電圧Ｖａｃは、ヒューズ１０１、コンデンサ１０２、およびフィルタ１０３を経由して整流回路１０４に供給される。整流回路１０４は、交流電圧Ｖａｃを全波整流する。全波整流された電圧はコンデンサ１０５により平滑化され、入力電圧Ｖｉｎが生成される。入力電圧Ｖｉｎは、絶縁型ＤＣ／ＤＣコンバータ１００に入力される。絶縁型ＤＣ／ＤＣコンバータ１００により入力電圧Ｖｉｎが降圧され、出力電圧Ｖｏｕｔが出力される。このようなＡＣ／ＤＣコンバータの場合、入力電圧Ｖｉｎは例えば４００Ｖなどとなる。 ＜車両＞ 図１３は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリから電力の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、図１３における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。 電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。 電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。 電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。 電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake syste］ 制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。 電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。 電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。 電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。 電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。 なお、先述した半導体装置１を含んだ絶縁型ＤＣ／ＤＣコンバータ１００は、バッテリから１０００Ｖなどの高電圧である入力電圧Ｖｉｎが供給され、電子機器Ｘ１１～Ｘ１８のいずれに適用しても構わない。 ＜その他＞ なお、本明細書中に開示されている種々の技術的特徴は、実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。 ＜付記＞ 以上のように、本開示の一態様に係る半導体装置（１）は、 第１端に入力電圧（Ｖｉｎ）を印加可能な外部抵抗（Ｒ１）の第２端に接続可能に構成される第１外部端子（Ｔｃｌｐ）と、 前記第１外部端子にドレインが接続され、ドレインとゲートが短絡されるように構成されるＮチャネル型の第１ＭＯＳトランジスタ（ＤＭ１１）と、 前記第１ＭＯＳトランジスタのソースに第１端が接続されるように構成される第１抵抗（Ｒ１１）と、 定電流源（１４）と、 前記定電流源にドレインが接続され、ドレインとゲートが短絡されるように構成されるＮチャネル型の第２ＭＯＳトランジスタ（ＤＭ１２）と、 前記第２ＭＯＳトランジスタのソースに第１端が接続されるように構成される第２抵抗（Ｒ１２）と、 前記第１ＭＯＳトランジスタのドレイン電圧（Ｖ１１）と前記第２ＭＯＳトランジスタのドレイン電圧（Ｖ１２）が入力されるように構成されるコンパレータ（１５）と、を備える構成としている（第１の構成）。 このような構成によれば、入力電圧を効果的に検出することができる。 第１の構成において、前記第１ＭＯＳトランジスタのソースに接続され、前記第１ＭＯＳトランジスタに流れるドレイン電流（Ｉｄ１１）に対して電流（Ｉａｄｄ）を付加するように構成される電流付加部（１６）と、 前記電流付加部による電流付加のオンオフをデューティ制御するように構成されるタイミング制御部（１７）と、を備える構成としてもよい（第２の構成）。 また、第１または第２の構成において、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのゲート幅の比は、ｋ：１（ｋ＞１）である構成としてもよい（第３の構成）。 また、第３の構成において、前記第１ＭＯＳトランジスタはｎ個（ｎは２以上の整数）の第１ＭＯＳＦＥＴが並列接続されて構成され、 前記第２ＭＯＳトランジスタは１個の第２ＭＯＳＦＥＴから、あるいはｍ個（ｍは２以上かつｍ＜ｎの整数）の第２ＭＯＳＦＥＴが並列接続されて構成されることとしてもよい（第４の構成）。 また、第３の構成において、ｋの値を可変に設定するように構成される第１設定部（１９）を備える構成としてもよい（第５の構成）。 また、第４の構成において、ｎ個の前記第１ＭＯＳＦＥＴとｍ個の前記第２ＭＯＳＦＥＴのうち少なくとも一方において、有効とする個数を可変に設定するように構成される第２設定部（１９）を備える構成としてもよい（第６の構成）。 また、第１から第６のいずれかの構成において、前記定電流源による定電流（Ｉｃ）の値を可変に設定するように構成される第２設定部（１８）を備える構成としてもよい（第７の構成）。 また、第１から第７のいずれかの構成において、前記第２ＭＯＳトランジスタ、前記第２抵抗、前記定電流源、および前記コンパレータは、それぞれＮ個（Ｎは２以上の整数）設けられる構成としてもよい（第８の構成）。 また、第１から第８のいずれかの構成において、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタは、デプレッション型である構成としてもよい（第９の構成）。 また、第１から第９のいずれかの構成において、前記第１外部端子の電圧をクランプするように構成されるクランプ回路（３）と、 前記第１外部端子に制御端が接続されるように構成され、第１主電極と第２主電極を有するエンハンスメント型の第１素子（２）と、 駆動部（１０）と、 前記第１素子の第２主電極に第１主電極が接続され、前記駆動部によって制御端が駆動されるように構成される第２素子（１１）と、 前記第１素子の第２主電極と電源用キャパシタ（Ｃ２）との間に接続されるように構成される電流制御回路（７）と、 を備え、 前記入力電圧の印加が開始される起動時には前記電流制御回路から出力される充電電流（Ｉｖｈ）により前記電源用キャパシタを充電し、 前記電源用キャパシタの充電により電源電圧が上昇してＵＶＬＯ解除電圧に達すると、前記電流制御回路により前記充電電流の生成は停止され、前記第１素子が導通状態で前記駆動部が前記第２素子のスイッチング駆動を開始する構成としてもよい（第１０の構成）。 また、本発明の一態様に係る絶縁型ＤＣ／ＤＣコンバータ（１００）は、第１から第１０のいずれかの構成の半導体装置と、 前記半導体装置により駆動されるように構成されるスイッチング素子（１１）と、 前記入力電圧の印加端と前記スイッチング素子との間に接続される１次巻線（ｗ１）と、２次巻線（ｗ２）と、を有するトランスと、 前記２巻線に接続される整流平滑回路（Ｄ１，Ｃｏ）と、を備える（第１１の構成）。 また、本発明の一態様に係るＡＣ／ＤＣコンバータ（１１０）は、第１１の構成の絶縁型ＤＣ／ＤＣコンバータと、交流電圧（Ｖａｃ）から前記入力電圧を生成するように構成される入力回路（１０６）と、を備える（第１２の構成）。 また、本発明の一態様に係る車両（Ｘ）は、第１１の構成の絶縁型ＤＣ／ＤＣコンバータと、前記入力電圧を出力するように構成されるバッテリと、を備える（第１３の構成）。