［詳細な説明］ 以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。 以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。 本開示における「第１」、「第２」、「第３」等の用語は、単にラベルを付して用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。 本開示において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本開示において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。 ＜第１実施形態＞ （半導体装置の概略全体構成） 図１～図４を参照して、第１半導体装置１０の概略全体構成について説明する。第１実施形態では、半導体装置１０は、Ｓｉ半導体を用いた金属－酸化膜－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）である。なお、図１および他の図面に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体装置１０の主面１０Ａと直交する方向である。本開示で使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向において上方から半導体装置１０を視ることをいう。また、本開示において、「～上方に」という用語は、明示的に別段の記載がない限り、「～上に」および「～の上方に」の両方を意味する。すなわち、「第１層が第２層の上方に配置される」という表現は、ある実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では、第１層と第２層との間に他の層が配置される構造を排除しない。 半導体装置１０は、平面視で角丸長方形状であってよい。半導体装置１０は、半導体層１２を含む。半導体層１２は、上面１２Ａと、上面１２Ａとは反対側の下面１２Ｂと、を含む（図５参照）。半導体装置１０は、半導体層１２の上面１２Ａに設けられた絶縁層１４を含む（図５参照）。半導体層１２は、半導体基板４０を含む（図５参照）。半導体基板４０は、下面１２Ｂを含む（図５参照）。以降の説明において、下面１２Ｂから上面１２Ａに向かう方向を「上方」とし、上面１２Ａから下面１２Ｂに向かう方向を「下方」とする。 半導体層１２は絶縁層１４に覆われているため、図１の符号１２は、半導体層１２の外縁を指し示している。半導体層１２は、平面視で角丸長方形状であってよい。図１に示される半導体層１２の外縁により画定される領域は、１つのチップ（ダイ）に相当し得る。絶縁層１４は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ４Ｎ３）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などの絶縁材料によって構成されていてもよい。 図１に示すように、半導体層１２は、セル領域１６、外周領域１８、および外周リング領域２０を含む。図１では、ゲートパッドおよびソースパッドは省略している。 セル領域１６は、セルが配置される領域である。セル領域１６は、半導体基板４０上に設けられている（図５参照）。セル領域１６は、平面視で半導体層１２の中心を含む領域に位置している。セル領域１６は、平面視で角丸長方形状であってよい。 外周領域１８は、平面視でセル領域１６の周囲を囲む領域である。外周領域１８は、半導体基板４０上に設けられている（図５参照）。外周領域１８は、平面視で角丸長方形状の円環領域であってよい。 外周リング領域２０は、平面視で外周領域１８の周囲を囲む領域である。外周リング領域２０は、半導体装置１０が１つのチップとして切り出される際の切断面を含む領域である。外周リング領域２０には、半導体層１２内にｐｎ接合境界が配置されていない。これにより、切断面にｐｎ接合が露出しないため、リーク電流の発生を抑制できる。外周リング領域２０は、集積回路におけるシールリング領域の外方に相当する。外周リング領域２０の外縁は、半導体層１２の外縁である。 セル領域１６および外周領域１８は、半導体層１２内に設けられたｐ型不純物を有する複数のコラム領域３０を含む。各コラム領域３０は、半導体層１２の上面１２Ａ（図５参照）から離隔するとともにＺ軸方向に一定の深さを有する。各コラム領域３０は、Ｙ軸方向に延びるとともに、Ｘ軸方向に互いに離隔して配置されている。本実施形態では、コラム領域３０のＸ軸方向の幅およびピッチは、セル領域１６および外周領域１８において、等しい。 図２に示すように、半導体装置１０は、ソース配線２２およびフィールドプレート配線２８を含む。ソース配線２２およびフィールドプレート配線２８の双方は、絶縁層１４上に配置されている。 ソース配線２２は、セル領域１６を覆うように配置されている。図２に示す半導体装置１０の範囲では、ソース配線２２の配置される領域は、扇型となっている。ソース配線２２は、セル領域１６において、絶縁層１４の開口部を通して半導体層１２と接触している（図４および図５参照）。ソース配線２２の外縁２２Ａは、平面視でセル領域１６の外縁１６Ａよりも外側であって、フィールドプレート配線２８と離隔して配置されている。 フィールドプレート配線２８は、セル領域１６の外縁１６Ａと外周領域１８の外縁１８Ａとの間のうち、セル領域１６寄りに配置されている。図２に示す半導体装置１０の範囲では、フィールドプレート配線２８の配置される領域は、１／４の円環状となっている。 ソース配線２２およびフィールドプレート配線２８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つによって構成することができる。 図３に示すように、半導体装置１０は、ゲート電極５２と、フィールドプレート電極５４と、ソース領域４８と、を含む。図３では、絶縁層１４を省略し、半導体層１２の上面１２Ａに配置されるものを実線で示している。 ゲート電極５２は、ＭＯＳＦＥＴのゲートを構成する電極である。ゲート電極５２は、セル領域１６に配置されている。ゲート電極５２は、平面視でＸ軸方向に離隔して配置されている。ゲート電極５２は、平面視でＹ軸方向に沿って延びている。その結果、ゲート電極５２は、Ｘ軸方向およびＹ軸方向に網目状に交差した形状で配置されている。ゲート電極５２は、網目の開口部にソース領域４８を有している。ゲート電極５２の網目のＹ軸方向に延びる部分は、ソース領域４８から流れ出す電子を制御するゲートとして機能する。そのため、ソース領域４８によってＸ軸方向に挟まれた部分に配置されるゲート電極５２のＺ軸方向には、ｐ型不純物を有するコラム領域３０は配置されず、セルを構成するトランジスタのメイン電流が流れるように構成されている。ゲート電極５２の網目のＸ軸方向に延びる部分は、ゲート電極５２間を接続する配線として用いられる。 フィールドプレート電極５４は、セル領域１６から外周領域１８まで延びている。フィールドプレート電極５４は、ゲート電極５２よりも外方に配置されている。フィールドプレート電極５４は、セル領域１６の外縁１６Ａと外周領域１８の外縁１８Ａとの間のうち、セル領域１６寄りの位置まで延びている。フィールドプレート電極５４は、外周領域１８において、絶縁層１４に埋め込まれている（図５参照）。フィールドプレート電極５４は、絶縁層１４の開口を介してフィールドプレート配線２８と電気的に接続されている。 ゲート電極５２およびフィールドプレート電極５４は、ポリシリコンによって構成することができる。ポリシリコンは、ｎ型不純物を有する。ｎ型不純物としては、たとえば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを含んでいる。また、ポリシリコンのｎ型不純物濃度は、たとえば、１．０×１０１９ｃｍ－３以上５．０×１０２０ｃｍ－３以下であってよい。 ソース領域４８は、ＭＯＳＦＥＴのソースを構成する領域である。ソース領域４８は、セル領域１６において網目状に配置されたゲート電極５２の網目の開口部に配置されている。ソース領域４８は、半導体層１２の上面１２Ａに露出している。ソース領域４８は、Ｘ軸方向およびＹ軸方向に互いに離隔して、一定のピッチにて配置されている。ソース領域４８は、ｎ型不純物を有する。ソース領域４８のｎ型不純物濃度は、たとえば、１．０×１０１９ｃｍ－３以上５．０×１０２０ｃｍ－３以下であってよい。 図４に示すように、半導体装置１０は、セル領域１６において、フィールドプレート電極５４とゲート電極５２との間に複数の外周ダイオード４９を含む。 各外周ダイオード４９は、ＭＯＳＦＥＴのボディダイオードとして機能する。各外周ダイオード４９は、ゲート電極５２とフィールドプレート電極５４との間に配置される。各外周ダイオード４９は、ｐ型不純物を有する。ｐ型不純物としては、たとえば、ボロン（Ｂ）、インジウム（Ｉｎ）などを含んでいる。ｐ型不純物濃度は、たとえば、１．０×１０１９ｃｍ－３以上５．０×１０２０ｃｍ－３以下であってよい。 半導体装置１０は、平面視でＹ軸方向に隣り合う外周ダイオード４９の間に配置されたポリシリコン配線５８を含む。ポリシリコン配線５８は、ゲート電極５２とフィールドプレート電極５４とを接続している。ポリシリコン配線５８は、Ｙ軸方向に隣り合う外周ダイオード４９の間に配置された絶縁層１４内に配置される。 半導体装置１０は、平面視でＹ軸方向に隣り合うソース領域４８の間に配置されたポリシリコン配線５８を含む。ポリシリコン配線５８は、ゲート電極５２同士を接続している。ポリシリコン配線５８は、Ｙ軸方向に隣り合うソース領域４８の間に配置された絶縁層１４内に配置される。 コラム領域３０は、外周ダイオード４９とソース領域４８とに挟まれた位置に配置される場合には、平面視でゲート電極５２と重ならない部分を有する。ゲート電極５２がオン状態の際には、電子がソース領域４８からゲート電極５２下のチャネルに流れる。このとき、メイン電流の通路にあたるゲート電極５２の直下では、ｎ型の半導体層が露出している。このｎ型の半導体層が露出した部分には、コラム領域３０が設けられていない。 （半導体装置の概略断面構成） 図５および図６を参照して、半導体層１２の断面構成について説明する。なお、半導体層１２の構成は、セル領域１６および外周領域１８に対して共通の構成となる。 図５に示すように、半導体層１２は、上面１２Ａ、および上面１２Ａと反対の下面１２Ｂを含む。Ｚ軸方向は、半導体層１２の上面１２Ａおよび下面１２Ｂと直交する方向である。Ｚ軸方向は、半導体層１２の厚さ方向であるともいえる。半導体層１２は、半導体基板４０と、半導体基板４０上に設けられたエピタキシャル層４２とを含む。半導体基板４０は、半導体層１２の下面１２Ｂを含む。エピタキシャル層４２は、半導体層１２の上面１２Ａを含む。本実施形態において、半導体基板４０は、ｎ型のＳｉ基板である。また、エピタキシャル層４２は、ｎ型のＳｉエピタキシャル層である。半導体基板４０は、ＭＯＳＦＥＴのドレイン領域に相当し得る。 半導体基板４０のｎ型不純物濃度は、一例では、１．０×１０１８ｃｍ－３以上５．０×１０２０ｃｍ－３以下であってよい。エピタキシャル層４２のｎ型不純物濃度は、一例では、１．０×１０１６ｃｍ－３以上７．０×１０１５ｃｍ－３以下であってよい。 半導体基板４０の厚さは、一例では７２５μｍである。エピタキシャル層４２の厚さは、１０μｍ以上１００μｍ以下の厚さであってよい。 本実施形態において、エピタキシャル層４２は、図６に破線を用いて示すように、マルチエピタキシャル成長法によってＺ軸方向に積層して構成される複数のｎ型の第１～第１１エピタキシャル層４２Ａ～４２Ｋを含んでいる。各エピタキシャル層４２Ａ～４２Ｋは、ｎ型不純物をドーピングしながらエピタキシャル成長されたｎ型の半導体層である。１１層のエピタキシャル層４２Ａ～４２Ｋは、最下層から順に、第１エピタキシャル層４２Ａ、第２エピタキシャル層４２Ｂ、・・・、第１１エピタキシャル層４２Ｋである。各エピタキシャル層４２Ａ～４２ＫのＺ軸方向の厚さは、概ね等しい。各エピタキシャル層４２Ａ～４２Ｋの厚さは、それぞれ１μｍ以上１０μｍ以下であってよい。なお、これに限られず、各エピタキシャル層４２Ａ～４２ＫのＺ軸方向の厚さおよび積層回数は、任意に構成可能である。 図５に示すように、エピタキシャル層４２は、第１半導体層４４Ａと、セル領域１６に配置される第１ｐｎ領域３８および第２半導体層４６と、外周領域１８に配置される第２ｐｎ領域３９および第３半導体層４４Ｂと、外周リング領域２０と、を含む。 第１半導体層４４Ａは、半導体基板４０上におけるセル領域１６および外周領域１８の双方に跨って設けられたｎ型の半導体層である。第１半導体層４４Ａは、ＭＯＳＦＥＴのドリフト層の一部を構成している。第１半導体層４４Ａは、エピタキシャル層４２のうち、第１エピタキシャル層４２Ａ、第２エピタキシャル層４２Ｂ、および第３エピタキシャル層４２Ｃの第２エピタキシャル層４２Ｂ側の一部から構成される。第１半導体層４４Ａの上面は、第１ｐｎ領域３８および第２ｐｎ領域３９の下面と接している。第１半導体層４４Ａのｎ型不純物濃度は、７×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってよい。 第２半導体層４６は、ｎ型のエピタキシャル層４２に対してｐ型不純物を選択的にイオン注入することによって構成されたｐ型の半導体層である。第２半導体層４６は、ＭＯＳＦＥＴのボディ領域を構成している。第２半導体層４６は、第１ｐｎ領域３８上に位置するとともに、Ｘ軸方向に延び、かつ第２コラム３８Ｂと接続される。第２半導体層４６のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２０ｃｍ－３以下であってよい。第２半導体層４６は、セル領域１６から外周領域１８に向けてはみ出す領域を有していてもよい。 ソース領域４８は、第２半導体層４６にｎ型不純物を選択的にイオン注入することによって構成されたｎ型の半導体層である。ソース領域４８は、セル領域１６において、ゲート電極５２のＸ軸方向に隣接して配置されている。図５では、ソース領域４８は、ゲート電極５２に対して、外周ダイオード４９の反対側に配置されている。 第３半導体層４４Ｂは、第２ｐｎ領域３９上に位置するとともに、Ｘ軸方向に延び、かつ第３コラム３９Ａと接続されるｎ型の半導体層である。第３半導体層４４Ｂは、第１１エピタキシャル層４２Ｋの一部を含む。第３半導体層４４Ｂは、半導体層１２の上面１２Ａから露出している。第３半導体層４４Ｂの下面は、第２ｐｎ領域３９の上面と接している。第３半導体層４４Ｂのｎ型不純物濃度は、７×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってよい。第３半導体層４４Ｂは、セル領域１６から外周領域１８に向けて、第２半導体層４６によって浸食される領域を有していてもよい。 絶縁層１４は、第２半導体層４６および第３半導体層４４Ｂ上に設けられる。 ソース配線２２は、絶縁層１４によってゲート電極５２およびフィールドプレート電極５４と離隔して配置されている。ソース配線２２は、絶縁層１４上および外周ダイオード４９上に配置されている。 フィールドプレート電極５４は、外周領域１８において、絶縁層１４に埋め込まれているとともに絶縁層１４の開口を介してフィールドプレート配線２８と電気的に接続されている。 外周ダイオード４９は、ＭＯＳＦＥＴのボディコンタクト領域としての役割を果たす。外周ダイオード４９は、第２半導体層４６上に配置されている。また、外周ダイオード４９は、ｐ型半導体層である第２半導体層４６とｎ型半導体層であるエピタキシャル層４２とから構成されるｐｎ接合のｐ型領域側の一部を構成している。外周ダイオード４９は、第２半導体層４６のｐ型不純物濃度を超えるｐ型不純物濃度を有している。外周ダイオード４９のｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。 外周リング領域２０は、半導体基板４０上における外周領域１８の外方に設けられたｎ型の半導体層である。外周リング領域２０は、ＭＯＳＦＥＴのドレインの一部を構成している。外周リング領域２０は、エピタキシャル層４２のうち、第１～第１１エピタキシャル層４２Ａ～４２Ｋから構成される。外周リング領域２０の上面は、半導体層１２の上面１２Ａと一致している。外周リング領域２０のｎ型不純物濃度は、７×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であってよい。 半導体装置１０は、半導体層１２の下面１２Ｂに配置されたドレイン電極５０を含む。ドレイン電極５０は、ＭＯＳＦＥＴのドレインを構成する電極である。ドレイン電極５０は、半導体層１２の下面１２Ｂの一部を構成するｎ型の半導体層である半導体基板４０と電気的に接続されている。ドレイン電極５０は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１種を含んでいてもよい。 第１ｐｎ領域３８は、エピタキシャル層４２内のセル領域１６に設けられている。第１ｐｎ領域３８は、第１コラム３８Ａと第２コラム３８Ｂとを含む。第１コラム３８Ａはｎ型半導体層から構成されている。第２コラム３８Ｂはｐ型半導体層から構成されている。第１コラム３８Ａおよび第２コラム３８Ｂは、Ｘ軸方向に交互に配列されている。第１コラム３８Ａおよび第２コラム３８Ｂはそれぞれ複数設けられている。複数の第１コラム３８Ａおよび複数の第２コラム３８Ｂは、Ｘ軸方向に１つずつ交互に配列されている。複数の第１コラム３８Ａおよび複数の第２コラム３８Ｂは、第２半導体層４６の底部から第１半導体層４４Ａに向かってＺ軸方向に延びるように設けられている。複数の第２コラム３８Ｂと第２半導体層４６とは同じｐ型不純物を有している。複数の第２コラム３８Ｂは、第２半導体層４６と電気的に接続されている。 第２ｐｎ領域３９は、エピタキシャル層４２内の外周領域１８に設けられている。第２ｐｎ領域３９は、第３コラム３９Ａと第４コラム３９Ｂとを含む。第３コラム３９Ａはｎ型半導体層から構成されている。第４コラム３９Ｂはｐ型半導体層から構成されている。第３コラム３９Ａおよび第４コラム３９Ｂは、Ｘ軸方向に交互に配列されている。第３コラム３９Ａおよび第４コラム３９Ｂはそれぞれ複数設けられている。複数の第３コラム３９Ａおよび複数の第４コラム３９Ｂは、第３半導体層４４Ｂの底部から第１半導体層４４Ａに向かってＺ軸方向に延びるように設けられている。第３半導体層４４Ｂと、複数の第３コラム３９Ａと、第１半導体層４４Ａと、は同じｎ型不純物を有している。 Ｚ軸方向と直交する方向から視て、第１ｐｎ領域３８の下端部と第２ｐｎ領域３９の下端部とが互いに重なるように、第１ｐｎ領域３８および第２ｐｎ領域３９が設けられている。本実施形態では、Ｚ軸方向において第１ｐｎ領域３８の下面位置および第２ｐｎ領域３９の下面位置は互いに同一である。なお、これに限られず、第１ｐｎ領域３８および第２ｐｎ領域３９のＺ軸方向の下面位置が互いに異なってもよい。また、第１ｐｎ領域３８および第２ｐｎ領域３９の配列方向は、Ｘ軸方向に限られない。Ｘ軸方向とＹ軸方向を組み合わせてもよいし、第１ｐｎ領域３８と第２ｐｎ領域３９とによって、配列方向を異なるものにしてもよい。 本明細書に添付される図面において、各コラム領域３０の外縁はｐｎ境界を表す。すなわち、ｐ型不純物濃度とｎ型不純物濃度が一致する境界が、実線によって表され、各コラム領域３０を囲むように表記される。たとえば、コラムの幅は、ｐｎ境界を基準とした幅を意味する。 第２コラム３８Ｂおよび第４コラム３９Ｂは、ｎ型のエピタキシャル層４２に対してｐ型不純物をイオン注入することによって構成されたｐ型半導体の領域である。 Ｙ軸方向からみた断面視で、第２コラム３８Ｂの間に設けられた第１コラム３８Ａ、および第４コラム３９Ｂの間に設けられた第３コラム３９Ａは、ｐ型不純物をイオン注入されていないｎ型半導体の領域である。すなわち、第１コラム３８Ａおよび第３コラム３９Ａでは、ｐ型不純物をイオン注入されていない部分のｎ型のエピタキシャル層４２をそのまま用いることができる。 なお、これに限られず、第１コラム３８Ａおよび第３コラム３９Ａにｎ型不純物をイオン注入して構成してもよい。この場合、第１コラム３８Ａおよび第３コラム３９Ａの各々のｎ型不純物濃度は、エピタキシャル層４２のｎ型不純物濃度よりも高くなってもよい。また、第１コラム３８Ａのｎ型不純物濃度と第２コラム３８Ｂのｎ型不純物濃度は、互いに等しくてもよいし、互いに異なっていてもよい。また、第２コラム３８Ｂおよび第４コラム３９Ｂの位置にトレンチを構成して、ｐ型不純物を有する半導体をトレンチ内部にエピタキシャル成長することで埋め込んでもよい。 第２コラム３８Ｂおよび第４コラム３９Ｂは、それぞれＸ軸方向に離隔して複数配列されている。第２コラム３８Ｂおよび第４コラム３９Ｂは、Ｙ軸方向に沿って延びるように設けられている。また、第１コラム３８Ａおよび第３コラム３９Ａは、それぞれＸ軸方向に離隔して複数配列されている。第１コラム３８Ａおよび第３コラム３９Ａは、Ｙ軸方向に沿って延びるように設けられている。 したがって、第１ｐｎ領域３８および第２ｐｎ領域３９では、平面視においてｎ型領域とｐ型領域がストライプ状に設けられている。換言すると、第１ｐｎ領域３８および第２ｐｎ領域３９では、ＹＺ平面に広がる板状の半導体層が、ｎ型ｐ型交互に配列されているといえる。 これにより、第１ｐｎ領域３８および第２ｐｎ領域３９は、スーパージャンクション（Super Junction）構造を構成している。スーパージャンクション構造は、ｐ型のコラム３８Ｂ，３９Ｂとｎ型のコラム３８Ａ，３９Ａとが、Ｘ軸方向に交互に配列されることによって構成されている。 本実施形態では、第１ｐｎ領域３８のＸ軸方向の幅および第２ｐｎ領域３９のＸ軸方向の幅は互いに等しい。また、第１ｐｎ領域３８のＸ軸方向のピッチおよび第２ｐｎ領域３９のＸ軸方向のピッチは互いに等しい。なお、これに限られず、第１ｐｎ領域３８および第２ｐｎ領域３９において、Ｘ軸方向のピッチおよび幅が異なってもよい。 第１ｐｎ領域３８では、ゲート電極５２の直下からＺ軸方向に延びるように、第１コラム３８Ａが設けられている。また、第１ｐｎ領域３８では、第２半導体層４６直下からＺ軸方向に延びるように第２コラム３８Ｂが設けられている。 半導体装置１０は、第２半導体層４６とゲート電極５２との間に設けられたゲート絶縁膜５６を含む。ゲート電極５２がオンされると、第２半導体層４６の表面にチャネルが構成され、ゲート電極５２に隣接するソース領域４８とチャネルが接続される。ソース領域４８から流れる電子は、ゲート電極５２の直下に露出した第１コラム３８Ａを介して、Ｚ軸方向に移動し、第１半導体層４４Ａを経由して、ドレイン電極５０に到達する。ゲート絶縁膜５６は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜５６は、たとえば、３０ｎｍ以上７０ｎｍ以下の厚さを有していてもよい。 半導体装置１０は、ソース領域４８と、ゲート電極５２と、ゲート絶縁膜５６と、第２半導体層４６から構成されるボディ領域と、第１半導体層４４Ａおよび第１コラム３８Ａから構成されるドリフト領域と、ドレイン電極５０とによりｎ型ＭＯＳＦＥＴを構成している。メイン電流は、ドレイン電極５０、半導体層１２の第１半導体層４４Ａ、第１コラム３８Ａ、ゲート電極５２直下の上面１２Ａ、およびゲート電極５２下の第２半導体層４６上のチャネルの順に経由して、ソース領域４８に流れる。なお、本実施形態ではｎ型ＭＯＳＦＥＴとしているが、ｐ型ＭＯＳＦＥＴを構成してもよい。また、プレーナ型ＭＯＳＦＥＴではなく、トレンチＭＯＳ等であってもよい。 （フィールドプレートの構成） トランジスタのオフ状態において、ドレイン電極５０に電源電圧Ｖｄｄが印加されると、第３半導体層４４Ｂ、外周リング領域２０、および第１半導体層４４Ａに、電源電圧Ｖｄｄが印加される。トランジスタのオフ状態において、フィールドプレート配線２８およびフィールドプレート電極５４はゲート電位が与えられる。これにより、フィールドプレート配線２８およびフィールドプレート電極５４と第３半導体層４４Ｂとの間には、絶縁層１４を介して電源－ゲート間電圧に相当する電位差が生じるため、第３半導体層４４Ｂには空乏層が広がる。このようにしてフィールドプレートが構成される。 本実施形態では、図５に示すとおり、フィールドプレート電極５４およびフィールドプレート配線２８にゲート電位を印加する構成であったが、これに限られない。図示しないが、外周領域１８において、絶縁層１４内に、ソース配線２２と電気的に接続されるフィールドプレート電極５４が配置され、フィールドプレート電極５４とフィールドプレート配線２８の電位がソース電位となるように構成されてもよい。この構成であっても、トランジスタのオフ状態において、フィールドプレート配線２８およびフィールドプレート電極５４と第３半導体層４４Ｂとの間には、絶縁層１４を介して電源－ソース間電圧に相当する電位差が生じるため、第３半導体層４４Ｂには空乏層が広がる。 （コラム領域の概略断面構成） 図５および図６に示すように、第４コラム３９Ｂは、３層目の第３エピタキシャル層４２Ｃ内から１１層目の第１１エピタキシャル層４２Ｋ内まで延びている。 第４コラム３９Ｂは、複数のｐ型半導体領域がＺ軸方向に沿って積層された積層構造を有している。複数のｐ型半導体領域は、Ｚ軸方向に互いに接続されている。これにより、Ｚ軸方向の複数のｐ型半導体領域全体として第４コラム３９Ｂの一つのコラムを構成している。複数のｐ型半導体領域は、ｐ型不純物のイオン注入および半導体のエピタキシャル成長を交互に行うマルチエピタキシャル成長法によって形成されている。 図６および図７に示すように、第４コラム３９Ｂは、Ｚ軸方向に複数の領域３０から構成されている。本実施形態では、第４コラム３９Ｂは、第１～第８領域３０Ａ～３０Ｈの８つの領域を含む。第４コラム３９Ｂは、Ｚ軸方向に端部を含む。第４コラム３９Ｂの第１領域３０Ａを含む端部は、第４下端部３７Ａである。第４コラム３９Ｂの第８領域３０Ｈを含む端部は、第４上端部３７Ｈである。第１～第８領域３０Ａ～３０ＨをＺ軸方向に連結する連結部３２は、第１～第７連結部３２Ａ～３２Ｇを含む。なお、これに限られず、複数の領域の数および連結数は、任意に構成可能である。 第４コラム３９Ｂは、複数の領域３０のそれぞれにおいて、不純物濃度が異なる。複数の領域３０におけるｐ型の不純物濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って低くなる。複数の領域３０のそれぞれは、Ｚ軸方向における不純物濃度が異なっている。つまり、第４コラム３９Ｂは、Ｚ軸方向にｐ型不純物濃度が異なる複数の領域３０によって構成されている。第４上端部３７Ｈは、複数の領域３０のうち最も第３半導体層４４Ｂに近い領域である。 これにより、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にすることができる。なお、第４上端部３７Ｈから第４下端部３７Ａに向かうに従ってｐ型不純物の濃度が低くなる態様は、単調に減少してもよいし、ステップ関数状に減少してもよいし、指数関数状に減少してもよく、任意の態様が選択可能である。 図７に示すように、Ｚ軸方向にみて第１～第８領域３０Ａ～３０Ｈのｐ型不純物濃度分布は、ｐ型不純物濃度のピーク濃度である極大値を複数の領域３０内にそれぞれ有している。本実施形態では、極大値は領域ごとに１つである。なお、これに限られず、極大値を領域ごとに複数含んでもよい。また、第１～第８領域３０Ａ～３０Ｈは、それぞれｐ型不純物濃度の極小値を第１～第７連結部３２Ａ～３２Ｇに有している。本実施形態では、極小値は領域の連結部ごとに１つである。 図６および図７に示すように、第４コラム３９ＢのＸ軸方向の幅は、第４コラム３９ＢのＺ軸方向におけるｐ型不純物濃度と相関がある。第４コラム３９ＢのＸ軸方向の幅は、Ｚ軸方向におけるｐ型不純物濃度がピーク濃度をもつ位置において極大となる。第４コラム３９ＢのＸ軸方向の幅が極大となる位置における、ｐ型不純物領域のＸ軸方向の大きさをコラム幅３１Ｗとする。また、第４コラム３９ＢのＸ軸方向の幅が極大となる位置における、ｐ型不純物領域のＸ軸方向の間隔をコラム間隔３１Ｓとする。第４コラム３９ＢのＸ軸方向の幅は、Ｚ軸方向におけるｐ型不純物濃度が極小値をもつ位置において極小となる。第４コラム３９ＢのＸ軸方向の幅が極小となる位置における、ｐ型不純物領域のＸ軸方向の大きさを連結部幅３３Ｗとする。また、第４コラム３９ＢのＸ軸方向の幅が極小となる位置における、ｐ型不純物領域のＸ軸方向の間隔を連結部間隔３３Ｓとする。このとき、コラム幅３１Ｗは連結部幅３３Ｗよりも大きく、コラム間隔３１Ｓは連結部間隔３３Ｓよりも小さいといえる。 図７に示すとおり、複数の領域３０におけるピーク濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って低くなっている。 第４コラム３９Ｂは、Ｚ軸方向に複数のピーク濃度を含む第２導電型の不純物濃度分布を有していてよい。複数のピーク濃度は、第４上端部３７Ｈに含まれる上端ピーク濃度３４Ｈと、第４下端部３７Ａに含まれる下端ピーク濃度３４Ａと、を含んでよい。上端ピーク濃度３４Ｈは、下端ピーク濃度３４Ａよりも高くてよい。 第４上端部３７Ｈから第４下端部３７Ａに向かうに従ってｐ型不純物のピーク濃度が低くなる態様は、単調に減少してもよいし、ステップ関数状に減少してもよいし、指数関数状に減少してもよく、任意の態様が選択可能である。また、各領域３０の平均濃度の変化とピーク濃度の変化が異なってもよい。たとえば、領域３０内のピーク濃度は高くても、領域３０内の平均濃度は低いというように設計してもよい。 （第４コラムの接続構造） 図５に示すように、複数の第４コラム３９Ｂは、Ｚ軸方向に８つ配置された第１～第８領域３０Ａ～３０Ｈを有する。複数の第４コラム３９Ｂは、Ｚ軸方向の両端部として、第４上端部３７Ｈおよび第４下端部３７Ａを有する。複数の第４コラム３９Ｂは、平面視で外周領域１８のうちセル領域１６寄りに設けられる最内周第４コラム３９Ｐと、外周領域１８の外縁１８Ａに隣接して設けられる最外周第４コラム３９Ｑとを含む。 図５および図６に示すように、半導体装置１０は、外周領域１８の第４コラム３９Ｂにおいて、第４上端部３７Ｈ以外の箇所にて第４コラム３９Ｂを互いに接続する接続層６０を含む。接続層６０は、ｐ型半導体層である。接続層６０は、第１接続層６１を含む。図３に示すように、第１接続層６１は、平面視でセル領域１６の外縁１６Ａを囲むとともに、外周領域１８の外縁１８Ａまでを含む角丸長方形状の１／４の円環領域である。第１接続層６１は、複数の第４コラム３９Ｂを接続している。本実施形態では、第１接続層６１は、最内周第４コラム３９Ｐから最外周第４コラム３９Ｑまでを接続している。第１接続層６１は第６領域３０Ｆを互いに接続していない。 複数の第２コラム３８Ｂでは、第２半導体層４６が直接、複数の第２コラム３８Ｂと電気的に接続されている。 複数の第４コラム３９Ｂは、第１接続層６１を介して、第２半導体層４６と電気的に接続されている。 本実施形態では、第１接続層６１は、第７領域３０Ｇに配置されている。第１接続層６１のｐ型不純物濃度は、第７領域３０Ｇのｐ型不純物濃度と同じである。なお、これに限られず、第４コラム３９Ｂの領域の数および連結数に依存して、任意の領域を互いに接続する第１接続層６１を配置してもよい。その場合、図７に示すように、Ｚ軸方向における下端ピーク濃度位置をＺＡ、Ｚ軸方向における上端ピーク濃度位置をＺＨ、第１接続層６１のＺ軸方向の位置をＺ１とすると、（ＺＡ－Ｚ１）：（Ｚ１－ＺＨ）は、１１：３以上１３：１以下の範囲内であることが望ましい。 第１接続層６１は、第４下端部３７Ａと第４上端部３７Ｈとの間に配置されるとともに、複数の第４コラム３９Ｂのうち同一厚さ位置の部分を接続してよい。同一厚さ位置とは、厚さ方向であるＺ軸方向に視て、Ｚ軸上の同じ座標であることを意味する。すなわち、同一厚さ位置の部分を接続するとは、複数の第４コラム３９Ｂにおいて、各第４コラム３９ＢのＺ軸方向の同じ座標の部分を接続することである。Ｚ軸方向の同じ座標の部分を接続することで構成される面は、Ｚ軸方向と直交する面である。Ｚ軸方向の同じ座標の部分を接続することで構成される面は、ＸＹ平面であるともいえる。第１接続層６１は半導体層１２の上面１２Ａと平行な方向に延びて、隣接する第４コラム３９Ｂ同士を接続している。第１接続層６１は、外周領域１８において、ＸＹ平面に広がるとともに第２ｐｎ領域３９全体を覆っている。 第１接続層６１は、第４下端部３７Ａよりも第４上端部３７Ｈの近くに配置されてよい。 第１接続層６１は、Ｚ軸方向において第４上端部３７Ｈよりも一つ下の領域である第７領域３０Ｇと同一厚さ位置に設けられるとともに、第４コラム３９Ｂにおける対応する領域を接続してよい。 （第４コラムの製造方法） 図８～図１４を参照して、ｐ型不純物のイオン注入および半導体のエピタキシャル成長を交互に行うマルチエピタキシャル成長法による、接続層を含む第４コラム３９Ｂの製造方法について、説明する。 図８に示すように、第１工程では、第２エピタキシャル層４２Ｂの上に第３エピタキシャル層４２Ｃを成長させる。各エピタキシャル層４２Ａ～４２Ｋの膜厚は、一例では５μｍである。 図９に示すように、第２工程では、第４コラム３９Ｂが設けられる位置に開口を持つ第１幅レジスト２０１を配置する。 図１０に示すように、第３工程では、第１幅レジスト２０１をマスクとしてｐ型不純物をイオン注入する。これにより、第１イオン注入領域１３０Ａが第３エピタキシャル層４２Ｃの表面に配置される。ｐ型不純物のドーズ量の目標値は、数ｋｅＶ以上数百ｋｅＶ以下にて６×１０１２以上９×１０１２ｃｍ－２以下であってよい。これは、ｐ型不純物濃度に換算すると１×１０１６ｃｍ－３以上２×１０１６ｃｍ－３以下であってよい。 この第１～第３の工程を、第４エピタキシャル層４２Ｄから第８エピタキシャル層４２Ｈまで繰り返す。 図１１に示すように、第４工程では、第８エピタキシャル層４２Ｈの上に第９エピタキシャル層４２Ｉを成長させる。 図１２に示すように、第５工程では、第４コラム３９Ｂが設けられる位置に開口を持つ第２幅レジスト２０２を配置する。第２幅レジスト２０２の開口幅は第１幅レジスト２０１の開口幅よりも大きい。この幅を調整することで、不純物が拡散する際に、隣接する領域と接続され、接続層となりうる。 図１３に示すように、第６工程では、第２幅レジスト２０２をマスクとしてｐ型不純物をイオン注入する。これにより、第７イオン注入領域１３０Ｇが第９エピタキシャル層４２Ｉの表面に配置される。 第７工程では、第９エピタキシャル層４２Ｉの上に第１０エピタキシャル層４２Ｊを成長させる。 第８工程では、第４コラム３９Ｂが設けられる位置に開口を持つ第１幅レジスト２０１を配置する。 第９工程では、第１幅レジスト２０１をマスクとしてｐ型不純物をイオン注入する。これにより、第８イオン注入領域１３０Ｈが第１０エピタキシャル層４２Ｊの表面に配置される。 図１４に示すように、第１０工程では、第１０エピタキシャル層４２Ｊの上に第１１エピタキシャル層４２Ｋを成長させ、表面に絶縁層１４を配置する。 第１１工程では、イオン注入されたｐ型不純物を、アニールによって熱拡散・活性化する。これにより、第３～第１１エピタキシャル層４２Ｃ～４２Ｋに注入された第１～第８イオン注入領域１３０Ａ～１３０Ｈが拡散して、それぞれ楕円体形状に分布したｐ型不純物領域がＺ軸方向に連結し、第１～第８領域３０Ａ～３０Ｈが構成される。第１接続層６１では、ｐ型不純物の注入幅が大きいことにより、ｐ型不純物がＸ軸方向およびＹ軸方向にも拡がり、隣接する第４コラム３９Ｂ同士を接続する。これにより第１接続層６１が構成される。この完成形が、図６に示されている。 （第１実施形態の作用） 図５、図７、図１５、および図１６を用いて、第１実施形態の作用について説明する。 図５に示すように、本実施形態における半導体装置１０は、ＭＯＳＦＥＴである。ＭＯＳＦＥＴは、オフ状態においては、ソース領域４８、第２半導体層４６、ゲート電極５２は接地され、ドレイン電極５０には電源電圧Ｖｄｄが印加される。この電源電圧Ｖｄｄは、半導体装置１０の耐圧以下の範囲において用いられるので、より大きい電源電圧Ｖｄｄにて使用できるように、半導体装置１０の耐圧の向上が求められている。 耐圧を向上させるためには、電源電圧Ｖｄｄが印加されることによって、アバランシェブレークダウンが発生することを抑制する必要がある。そのため、半導体装置１０内において発生する電界が、オフ状態において、局所的に集中して分布するのではなく、分散して分布するように設計する必要がある。 そのための１つの設計手法がスーパージャンクション構造である。スーパージャンクション構造では、ｐ型のコラム領域とｎ型のコラム領域とが、交互に配列されるとともに、ｐｎ領域全体が空乏化するように構成されている。 スーパージャンクション構造による電界緩和は、セル領域１６の電界緩和と外周領域１８の電界緩和との２つを両立させる必要がある。以下、ｎ型ＭＯＳＦＥＴのキャリアである電子の電位をポテンシャルと呼ぶ。ポテンシャルの傾きは電界を表す。 セル領域１６では、半導体層１２の上面１２Ａにソース領域４８および第２半導体層４６が配置されることによって、第１ｐｎ領域３８の下面にドレインとなる第１半導体層４４Ａが接触している。つまり、Ｚ軸方向にみると、第３半導体層４４Ｂから第１半導体層４４Ａに向かう方向において、第３半導体層４４Ｂに接地電位が与えられるとともに、第１半導体層４４Ａに電源電圧Ｖｄｄの電位が与えられる。つまり、セル領域１６では、オフ状態において、Ｚ軸方向に電源電圧Ｖｄｄの電位差が印加される。 セル領域１６の第１ｐｎ領域３８が、電位差を吸収するために配置される。第１ｐｎ領域３８の第１コラム３８Ａのｎ型不純物濃度および第２コラム３８Ｂのｐ型不純物濃度は、オフ状態において、第１ｐｎ領域３８全体が空乏化するように設計されている。このとき、第２半導体層４６から第１半導体層４４Ａに向かう方向において、ポテンシャルの傾きは一定となる。そのため、第１ｐｎ領域３８のＺ軸方向の大きさをｄ１とすると、電界強度は、Ｖｄｄ／ｄ１［Ｖ／ｃｍ］となる。少なくとも、この電界が半導体のアバランシェブレークダウン電界（たとえばＳｉなら３×１０５Ｖ／ｃｍ）以下であることが望ましい。 一方、外周領域１８では、セル領域１６と外周領域１８との境界およびその付近の領域に、接地電位となる第２半導体層４６が半導体層１２の上面１２Ａに配置されている。外周領域１８では、半導体層１２の上面１２Ａには第３半導体層４４Ｂ、外周領域１８の外縁１８Ａの外側には外周リング領域２０、および第２ｐｎ領域３９の下面には第１半導体層４４Ａが、それぞれドレイン電位となって第２ｐｎ領域３９を囲うように配置されている。つまり、Ｚ軸方向にみると、第２半導体層４６から第１半導体層４４Ａに向かう方向において、第２半導体層４６に接地電位が与えられるとともに、第１半導体層４４Ａに電源電圧Ｖｄｄの電位が与えられる。Ｘ軸方向にみると、第２半導体層４６から外周リング領域２０に向かう方向において、第３半導体層４４Ｂに接地電位が与えられるとともに、外周リング領域２０に電源電圧Ｖｄｄの電位が与えられる。その結果、外周領域１８では、Ｚ軸方向だけでなく、Ｘ軸方向にも電源電圧Ｖｄｄの電位差が印加される。 外周領域１８のＺ軸方向におけるオフ状態での電位差の吸収は、セル領域１６と同様に第２ｐｎ領域３９全体を空乏化させる方法が用いられる。外周領域１８のＸ軸方向におけるオフ状態での電位差の吸収には、以下の２つの方法を組み合わせて用いられる。 一つは、フィールドプレート電極５４およびフィールドプレート配線２８が、オフ状態において接地されることを利用して、絶縁層１４を介して第３半導体層４４Ｂ内に空乏層を延ばす方法である。 もう一つは、第２ｐｎ領域３９の第３コラム３９Ａのｎ型不純物濃度および第４コラム３９Ｂのｐ型不純物濃度を、オフ状態において、第２ｐｎ領域３９全体が空乏化するように設計することである。これにより、第２ｐｎ領域３９のＸ軸方向の大きさを用いて電位差を吸収する。 この２つの方法により、第３半導体層４４Ｂおよび第２ｐｎ領域３９を空乏化させることができると、第２半導体層４６から外周リング領域２０に向かう方向において、ポテンシャルの傾きは一定となる。第２ｐｎ領域３９のＸ軸方向の大きさをｄ２とすると、電界強度は、Ｖｄｄ／ｄ２［Ｖ／ｃｍ］となる。少なくとも、この電界が半導体のアバランシェブレークダウン電界以下であることが望ましい。 しかし、実際には、製造上のばらつき等により第１ｐｎ領域３８および第２ｐｎ領域３９におけるコラムの不純物濃度のバランスがずれてしまい、電界強度が局所的に強くなって、耐圧が低下することがありうる。特に第４コラム３９ＢのＸ軸方向の幅のばらつきは、耐圧に影響を与えうる。 第４コラム３９ＢのＸ軸方向の幅が大きくなる場合では、第４コラム３９Ｂ全体に存在するｐ型不純物が増加することになりうるので、第４コラム３９Ｂ内のホール濃度が増加しうる。図１５に示すように、ホール濃度が増加すると、第２半導体層４６から外周リング領域２０に向かう方向において、ポテンシャルが増加する。第４コラム３９ＢのＸ軸方向の幅が大きくなる前は、第２半導体層４６から外周リング領域２０に向かうポテンシャルの傾きは、一定であった。しかし、第４コラム３９ＢのＸ軸方向の幅が大きくなると、ポテンシャルが増加する影響で、第２ｐｎ領域３９内のポテンシャルの傾きが上に凸の弓状の傾きを持つようになる。その結果、弓状の膨らんだ部分はポテンシャルの傾きが小さくなるので、第２ｐｎ領域３９内で吸収できない電位差が大きくなり、外周リング領域２０と第２ｐｎ領域３９との境界付近において電界が集中する可能性がある。 一方、第４コラム３９ＢのＸ軸方向の幅が小さくなる場合では、第４コラム３９Ｂ全体に存在するｐ型不純物が減少することになりうるので、第４コラム３９Ｂ内の電子濃度が増加しうる。図１６に示すように、電子濃度が増加すると、第２半導体層４６から外周リング領域２０に向かう方向において、ポテンシャルは減少する。そうすると、第４コラム３９ＢのＸ軸方向の幅が小さくなると、ポテンシャルが減少する影響で第２ｐｎ領域３９内のポテンシャルの傾きが下に凸の弓状の傾きを持つようになる。その結果、第２半導体層４６の電位から下に凸の部分に至るまでのポテンシャルの傾きが大きくなるので、第２ｐｎ領域３９と第２半導体層４６との境界付近において電界が集中する可能性がある。 本実施形態において、図７に示すように、第１～第８領域３０Ａ～３０Ｈのｐ型不純物の濃度が、第１領域３０Ａから第８領域３０Ｈに向けて増加するように構成されるのは、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にするためである。これにより、第４コラム３９ＢのＸ軸方向の幅が大きい場合であっても、下面側がｎリッチからｎｐ平衡となってバランスが整うことにより空乏層が拡がりやすくなり、耐圧が維持される。 しかし、第４コラム３９ＢのＸ軸方向の幅が大きい場合には、第４コラム３９Ｂの上面側がさらにｐリッチになる可能性があるので、耐圧が下がりうる。 この点、本実施形態では、第７領域３０Ｇを互いに接続する第１接続層６１を有している。第１接続層６１が、たとえば第８領域３０Ｈを互いに接続することによって設けられる場合には、第８領域３０Ｈと第３半導体層４４Ｂは、Ｚ軸方向に重なる領域があるため、第３半導体層４４Ｂのｎ型半導体層を、ｐ型半導体層である第１接続層６１が打ち消してしまうおそれがある。その場合、ホール濃度が増加し、フィールドプレート電極５４およびフィールドプレート配線２８からＺ軸方向に延びる空乏層が延びにくくなる可能性がある。 本実施形態では、ｐ型半導体層である第１接続層６１が、第７領域３０Ｇを互いに接続する位置に設けられ、かつ第３半導体層４４ＢとＺ軸方向に適度な距離を有している。これにより、フィールドプレート電極５４およびフィールドプレート配線２８からＺ軸方向に延びる空乏層が延びやすくなる。このため、第４コラム３９Ｂの上面側におけるホール濃度の増加を抑制できる。その結果、ポテンシャルの増加を抑制できるため、電界集中を緩和することができる。これにより、ｐリッチになった領域であっても空乏化しやすくすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （第１実施形態の効果） 第１実施形態の半導体装置１０は、以下の効果を奏する。 （１－１）半導体装置１０は、ｎ型の半導体基板４０と、半導体基板４０上に設けられ、セルが配置されるセル領域１６と、半導体基板４０上に設けられ、セル領域１６の周囲を囲む外周領域１８と、を含む。半導体装置１０は、半導体基板４０上におけるセル領域１６および外周領域１８の双方に跨って設けられたｎ型の第１半導体層４４Ａと、セル領域１６に設けられ、半導体基板４０の厚さ方向に延びるとともに厚さ方向と直交する第１方向に交互に配列されたｎ型の第１コラム３８Ａとｐ型の第２コラム３８Ｂとによって構成される第１ｐｎ領域３８と、第１ｐｎ領域３８上に位置するとともに、第１方向に延び、かつ第２コラム３８Ｂと接続されるｐ型の第２半導体層４６と、外周領域１８に設けられ、厚さ方向に延びるとともに第１方向に交互に配列されたｎ型の第３コラム３９Ａとｐ型の第４コラム３９Ｂとによって構成される第２ｐｎ領域３９と、第２ｐｎ領域３９上に位置するとともに、第１方向に延び、かつ第３コラム３９Ａと接続されるｎ型の第３半導体層４４Ｂと、第２半導体層４６および第３半導体層４４Ｂ上に設けられた絶縁層１４と、を含む。第２ｐｎ領域３９には、第４コラム３９Ｂが第１方向に離隔して複数配列されており、複数の第４コラム３９Ｂは、厚さ方向の両端部として第４上端部３７Ｈおよび第４下端部３７Ａを有する。第２ｐｎ領域３９には、第４上端部３７Ｈ以外の箇所にて複数の第４コラム３９Ｂを接続するｐ型の第１接続層６１が設けられている。 この構成によれば、第１接続層６１を適切な位置に設けることにより、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （１－２）第１接続層６１は、第４下端部３７Ａと第４上端部３７Ｈとの間に配置されている。第１接続層６１は、複数の第４コラム３９Ｂのうち同一厚さ位置の部分を接続している。 この構成によれば、第１接続層６１を第４下端部３７Ａと第４上端部３７Ｈとの間の適切な位置に設けることにより、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （１－３）第１接続層６１は、第４下端部３７Ａよりも第４上端部３７Ｈの近くに配置されている。この構成によれば、第１接続層６１を第４下端部３７Ａよりも第４上端部３７Ｈの近くの適切な位置に設けることにより、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （１－４）第４コラム３９Ｂは、厚さ方向にｐ型の不純物濃度が異なる複数の領域３０によって構成されている。複数の領域３０におけるｐ型の不純物濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って低くなっている。第４上端部３７Ｈは、複数の領域３０のうち最も第３半導体層４４Ｂに近い領域である。 この構成によれば、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にすることができるので、第４コラム３９ＢのＸ軸方向の幅が大きくなる場合であっても、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （１－５）複数の領域３０は、それぞれピーク濃度を有している。複数の領域３０におけるピーク濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って低くなっている。 この構成によれば、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にすることができるので、第４コラム３９ＢのＸ軸方向の幅が大きくなる場合であっても、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （１－６）複数の領域３０は、８つの領域３０Ａ～３０Ｈによって構成されている。第１接続層６１は、厚さ方向において第４上端部３７Ｈよりも一つ下の領域と同一厚さ位置に設けられる。第４コラム３９Ｂにおける対応する領域を接続している。 この構成によれば、接続層６０を厚さ方向において第４上端部３７Ｈよりも一つ下の領域と同一厚さ位置に設けることにより、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。複数の領域３０の領域数を増やした場合、並びにコラムの幅、コラム間の間隔、およびコラムの不純物濃度を変更する場合であっても、フィールドプレート電極５４およびフィールドプレート配線２８からＺ軸方向に延びる空乏層が延びやすくなる位置に第１接続層６１を配置することにより、ホール濃度を減少させる効果が得られる。 ＜第２実施形態＞ 図１７を参照して、第２半導体装置１０の概略全体構成について説明する。第２実施形態の半導体装置１０においては、第１実施形態の半導体装置１０と比較して、外周領域１８の第４コラム３９Ｂにおいて、第７領域３０Ｇを互いに接続する第１接続層６１に加えて、第１領域３０Ａを互いに接続する第２接続層６２を含む点が主に異なる。なお、第１実施形態と共通する構成要素には同一符号を付し、その説明を省略する。 （第４コラムの接続構造） 図１７に示すように、半導体装置１０において、第２ｐｎ領域３９には、第１接続層６１とは別に、複数の第４コラム３９Ｂを接続する第２接続層６２がさらに設けられている。つまり、接続層６０は、第１接続層６１および第２接続層６２を含む。第２接続層６２は、第１接続層６１よりも下方に配置されてよい。換言すると、第２接続層６２は、第１接続層６１よりも半導体基板４０寄りに配置されていてよい。本実施形態では、第２接続層６２は、複数の第４下端部３７Ａ同士を接続している。ここで、複数の第４下端部３７Ａは、Ｚ軸方向において各第４コラム３９Ｂの両端部のうち半導体基板４０に最も近い部分である。つまり、第２接続層６２は、Ｚ軸方向において複数の第４コラム３９Ｂのうち半導体基板４０に最も近い部分である第４下端部３７Ａ同士を接続しているといえる。 第２接続層６２のｐ型不純物濃度は、第１領域３０Ａのｐ型不純物濃度と同じである。 本実施形態では、第１～第８領域３０Ａ～３０Ｈのｐ型不純物の濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って低くなるように構成されているので、第２接続層６２のｐ型不純物濃度は、第１接続層６１のｐ型不純物濃度よりも低い。なお、これに限られず、接続層を配置する場合には、濃度の関係を任意に変更してもよい。 第２接続層６２は、ｐ型半導体層である。第２接続層６２は、平面視でセル領域１６の外縁１６Ａを囲むとともに、外周領域１８の外縁１８Ａまでを含む角丸長方形状の１／４の円環領域である。 第２接続層６２は、平面視で第１接続層６１と同じ領域に配置されている。第２接続層６２と第１接続層６１とは、平面視で重なっている。Ｘ軸方向にみて、第１接続層６１の長さと第２接続層６２の長さとは同じである。第２接続層６２は、最内周第４コラム３９Ｐから最外周第４コラム３９Ｑまでを接続している。第２接続層６２は、半導体装置１０の上面１２Ａと平行な方向に延びるとともに、隣接する第４コラム３９Ｂ同士を接続している。換言すると、第２接続層６２は、外周領域１８において、ＸＹ平面に広がることにより、第２ｐｎ領域３９全体を覆っている。第２接続層６２は、第２領域３０Ｂを互いに接続していない。 複数の第４コラム３９Ｂは、同じｐ型不純物を有する第２半導体層４６の底部から第１半導体層４４Ａに向かってＺ軸方向に延びる最内周第４コラム３９Ｐと、最内周第４コラム３９Ｐと接続する第１接続層６１および第２接続層６２とを介して、第２半導体層４６と電気的に接続されている。 なお、これに限られず、第２接続層６２は、平面視で第１接続層６１と異なる領域に配置されてもよい。第１接続層６１が第２ｐｎ領域２９全面に配置されている場合は、第２接続層６２は、任意の第４コラム３９Ｂを接続するように配置可能である。第１接続層６１が第２ｐｎ領域２９全面に配置されていない場合は、第２接続層６２は、第１接続層６１が接続されていない第４コラム３９Ｂが、第２半導体層４６と電気的に接続されるように配置可能である。 （第２実施形態の作用） 図１７を用いて、第２実施形態の作用について説明する。 前述のとおり、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にするため、第１～第８領域３０Ａ～３０Ｈのｐ型不純物の濃度は、第１領域３０Ａから第８領域３０Ｈに向けて増加するように構成されている。これにより、第４コラム３９ＢのＸ軸方向の幅が大きい場合であっても、下面側がｎリッチからｎｐ平衡となってバランスが整うことにより空乏層が拡がるため、耐圧が維持される。 加えて、第２ｐｎ領域３９の下面側に第２接続層６２が配置されているため、第２ｐｎ領域３９の下面側をｐ型不純物が少ない状態（ｎリッチ）からｎ型とｐ型との不純物濃度のバランスがとれた状態にすることができる。これにより、特に第４コラム３９ＢのＸ軸方向の幅が小さくなる場合に、耐圧を確保できるマージンが増加する。これにより、半導体装置１０の耐圧の向上を図ることができる。 （第２実施形態の効果） 以上詳述した第２実施形態の半導体装置１０は、第１実施形態の効果に加えて、以下の効果を奏する。 （２－１）第２ｐｎ領域３９には、第１接続層６１とは別に、複数の第４コラム３９Ｂを接続する第２接続層６２がさらに設けられている。第２接続層６２は、第１接続層６１よりも下方に配置されている。この構成によれば、第２ｐｎ領域３９の下面側をｎ型とｐ型との不純物濃度のバランスがとれた状態にすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （２－２）第２接続層６２は、複数の第４コラム３９Ｂの第４下端部３７Ａ同士を接続している。この構成によれば、第２ｐｎ領域３９の下面側をｎ型とｐ型との不純物濃度のバランスがとれた状態にすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ＜第３実施形態＞ 図１８を参照して、第３半導体装置１０の概略全体構成について説明する。第３実施形態の半導体装置１０においては、第１実施形態の半導体装置１０と比較して、外周領域１８の第４コラム３９Ｂにおいて、第７領域３０Ｇを互いに接続する第１接続層６１に代えて、第１領域３０Ａを互いに接続する第２接続層６２を含む点が主に異なる。なお、第１実施形態と共通する構成要素には同一符号を付し、その説明を省略する。 （第４コラムの平面接続構造） 図１８に示すように、接続層６０は、第２接続層６２を含む。半導体装置１０において、第２接続層６２は、第４下端部３７Ａと同一厚さ位置に配置され、第４下端部３７Ａ同士を接続している。第２接続層６２は、ｐ型半導体層である。第２接続層６２は、平面視でセル領域１６の外縁１６Ａを囲むとともに、外周領域１８の外縁１８Ａまでを含む角丸長方形状の１／４の円環領域である。第２接続層６２は、平面視では第１接続層６１（図３参照）と同じ領域に配置される。第２接続層６２は、最内周第４コラム３９Ｐから最外周第４コラム３９Ｑまでを接続する。第２接続層６２は、半導体層１２の上面１２Ａと平行な方向に延びて、隣接する第４コラム３９Ｂ同士を接続している。換言すると、第２接続層６２は、外周領域１８において、ＸＹ平面に広がることにより、第２ｐｎ領域３９全体を覆っている。 複数の第４コラム３９Ｂは、同じｐ型不純物を有する第２半導体層４６の底部から第１半導体層４４Ａに向かってＺ軸方向に延びる最内周第４コラム３９Ｐおよび最内周第４コラム３９Ｐと接続する第２接続層６２を介して、第２半導体層４６と電気的に接続されている。 （第３実施形態の作用効果） 以上詳述した第３実施形態の半導体装置１０は、以下の作用効果を奏する。 （３－１）第２接続層６２は、第４下端部３７Ａと同一厚さ位置に配置される。第２接続層６２は、第４下端部３７Ａ同士を接続している。この構成によれば、第２ｐｎ領域３９の下面側をｎ型とｐ型との不純物濃度のバランスがとれた状態にすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 （変形例） 各以下のように変更して実施することができる。各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。 ・第１～第３実施形態において、第４コラム３９ＢのＸ軸方向の長さを前記第４コラムの幅とすると、第４上端部３７Ｈの幅は、第４下端部３７Ａの幅よりも大きくてよい。この構成によれば、第２ｐｎ領域３９の上面側をｐ型不純物が多い状態（ｐリッチ）、下面側をｐ型不純物が少ない状態（ｎリッチ）にすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・図１９および図２０に示すように、第１～第３実施形態において、接続層６０は、外周領域１８のうちセル領域１６の外縁１６Ａよりも外周領域１８の外縁１８Ａ寄りに配置されてもよい。この構成によれば、第２ｐｎ領域３９の外周領域１８の外縁１８Ａ寄りの位置において、ｎ型ＭＯＳＦＥＴのキャリアである電子の電位であるポテンシャルが低い場合に、ポテンシャルを上げることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。図１９および図２０では、接続層６０として第１接続層６１について記載したが、第２接続層６２についても同様に変更できる。 ・図２１および図２２に示すように、第１～第３実施形態において、接続層６０は、平面視において、外周領域１８のうち外周領域１８の外縁１８Ａよりもセル領域１６の外縁１６Ａ寄りに配置されてもよい。この構成によれば、第２ｐｎ領域３９のセル領域１６の外縁１６Ａ寄りの位置において、ｎ型ＭＯＳＦＥＴのキャリアである電子の電位であるポテンシャルが低い場合に、ポテンシャルを上げることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。図２１および図２２では、接続層６０として第１接続層６１について記載したが、第２接続層６２についても同様に変更できる。 ・図２３および図２４に示すように、第１～第３実施形態において、接続層６０は、セル領域１６の外縁１６Ａと外周領域１８の外縁１８Ａとの間であってセル領域１６の外縁１６Ａと外周領域１８の外縁１８Ａとの双方から離隔した位置に配置されてもよい。この構成によれば、第２ｐｎ領域３９のセル領域１６の外縁１６Ａと外周領域１８の外縁１８Ａとの双方から離隔した位置において、ｎ型ＭＯＳＦＥＴのキャリアである電子の電位であるポテンシャルが低い場合に、ポテンシャルを上げることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。図２３および図２４では、接続層６０として第１接続層６１について記載したが、第２接続層６２についても同様に変更できる。 ・図２５に示すように、第１実施形態において、第１半導体層４４Ａ内における第２ｐｎ領域３９と半導体基板４０との間の部分に設けられ、第１方向に延びる第２導電型の第３接続層６３を含んでもよい。第３接続層６３は、セル領域１６の外縁１６Ａに隣接して配置される最内周第４コラム３９Ｐの下端部である第１領域３０Ａに接続される。この構成によれば、第２ｐｎ領域３９の下面側をｎ型とｐ型との不純物濃度のバランスがとれた状態にすることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・図２６に示すように、第１～第３実施形態において、第４コラム３９Ｂは、Ｚ軸方向に第２導電型の不純物濃度が異なる複数の領域３０によって構成されてよい。複数の領域３０における第２導電型の不純物濃度は、第８領域３０Ｈに含まれる上端濃度と、第１領域３０Ａに含まれる下端濃度と、第８領域３０Ｈと第１領域３０Ａとの間に含まれる中間部濃度と、を含んでもよい。これらの各濃度は、それぞれの領域の不純物濃度を領域ごとに平均化したものである。中間部濃度は、下端濃度よりも高く、上端濃度は、中間部濃度よりも低く構成されてもよい。この構成によれば、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させる効果を増加させることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・図２６に示すように、第１～第３実施形態において、第４コラム３９Ｂは、Ｚ軸方向に複数のピーク濃度を含む第２導電型の不純物濃度分布を有してよい。複数のピーク濃度は、第８領域３０Ｈに含まれる上端ピーク濃度３４Ｈと、第１領域３０Ａに含まれる下端ピーク濃度３４Ａと、第８領域３０Ｈと第１領域３０Ａとの間に含まれる中間部ピーク濃度３４Ｘと、を含んでもよい。中間部ピーク濃度３４Ｘは、下端ピーク濃度３４Ａよりも高く、上端ピーク濃度３４Ｈは、中間部ピーク濃度３４Ｘよりも低く構成されてよい。この構成によれば、第２ｐｎ領域３９と第３半導体層４４Ｂとの間のホール濃度を減少させる効果を高めることができるので、電界集中を緩和することができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・第１～第３実施形態において、接続層６０は、Ｘ軸方向にｐ型不純物濃度が異なる複数の接続領域によって構成されてもよい。複数の接続領域における第２導電型の不純物濃度は、セル領域１６の外縁１６Ａ寄りから外周領域１８の外縁１８Ａ寄りに向かうに従って低くなっていてもよい。この構成によれば、第２ｐｎ領域３９において、外周領域１８の外縁１８Ａ寄りのポテンシャルが高い場合に、ポテンシャルを下げることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・第１～第３実施形態において、接続層６０は、Ｘ軸方向に複数のピーク濃度を含むｐ型不純物濃度分布を有していてよい。複数のピーク濃度は、セル領域１６の外縁１６Ａ寄りに含まれる内側ピーク濃度と、外周領域１８の外縁１８Ａ寄りに含まれる外側ピーク濃度と、を含んでよい。内側ピーク濃度は、外側ピーク濃度よりも高く構成されてよい。この構成によれば、第２ｐｎ領域３９において、外周領域１８の外縁１８Ａ寄りのポテンシャルが低い場合に、ポテンシャルを上げることができる。したがって、半導体装置１０の耐圧の向上を図ることができる。 ・第１～第３実施形態において、第２ｐｎ領域３９には、第４上端部３７Ｈにて複数の第４コラム３９Ｂを接続する第２導電型の接続層６０が設けられていてもよい。 ・第１～３実施形態において、第１接続層６１は、同一厚さ位置の部分を接続しなくてもよい。 ・第１～第３実施形態において、第１接続層６１と第４下端部３７ＡとのＺ軸方向の間の距離は、第１接続層６１と第４上端部３７ＨとのＺ軸方向の間の距離よりも小さくてよい。 ・第１～３実施形態において、複数の領域３０における第２導電型の不純物濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って一定であってもよいし、高くなってもよい。 ・第１～３実施形態において、複数の領域３０における第１導電型の不純物濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って一定であってもよいし、低くなってもよい。 ・第１～３実施形態において、複数の領域３０におけるピーク濃度は、第４上端部３７Ｈから第４下端部３７Ａに向かうに従って一定であってもよいし、高くなってもよい。 ・第２実施形態において、第２接続層６２は、第１接続層６１よりも上方に配置されてよい。 ・第１～３実施形態において、ｎ型とｐ型を入れ替えて構成してもよい。たとえばｐ型半導体基板にｐ型エピタキシャル層を成長し、ｎ型コラムをイオン注入で構成してもよい。 ＜付記＞ 本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。 ［付記１］ 第１導電型の半導体基板（４０）と、 前記半導体基板（４０）上に設けられ、セルが配置されるセル領域（１６）と、 前記半導体基板（４０）上に設けられ、前記セル領域（１６）を囲む外周領域（１８）と、 を含む半導体装置（１０）であって、 前記半導体基板（４０）上における前記セル領域（１６）および前記外周領域（１８）の双方に跨って設けられた第１導電型の第１半導体層（４４Ａ）と、 前記セル領域（１６）に設けられ、前記半導体基板（４０）の厚さ方向（Ｚ）に延びるとともに前記厚さ方向（Ｚ）と直交する第１方向（Ｘ）に交互に配列された第１導電型の第１コラム（３８Ａ）と第２導電型の第２コラム（３８Ｂ）とによって構成される第１ｐｎ領域（３８）と、 前記第１ｐｎ領域（３８）上に位置するとともに、前記第１方向（Ｘ）に延び、かつ前記第２コラム（３８Ｂ）と接続される第２導電型の第２半導体層（４６）と、 前記外周領域（１８）に設けられ、前記厚さ方向（Ｚ）に延びるとともに前記第１方向（Ｘ）に交互に配列された第１導電型の第３コラム（３９Ａ）と第２導電型の第４コラム（３９Ｂ）とによって構成される第２ｐｎ領域（３９）と、 前記第２ｐｎ領域（３９）上に位置するとともに、前記第１方向（Ｘ）に延び、かつ前記第３コラム（３９Ａ）と接続される第１導電型の第３半導体層（４４Ｂ）と、 前記第２半導体層（４６）および前記第３半導体層（４４Ｂ）上に設けられた絶縁層（１４）と、 を含み、 前記第２ｐｎ領域（３９）には、前記第４コラム（３９Ｂ）が前記第１方向（Ｘ）に離隔して複数配列されており、 前記複数の第４コラム（３９Ｂ）は、前記厚さ方向（Ｚ）の両端部として第４上端部（３７Ｈ）および第４下端部（３７Ａ）を有し、 前記第２ｐｎ領域（３９）には、前記第４上端部（３７Ｈ）以外の箇所にて前記複数の第４コラム（３９Ｂ）を接続する第２導電型の接続層（６０）が設けられている、 半導体装置（１０）。 ［付記２］ 前記接続層は、前記第４下端部（３７Ａ）と前記第４上端部（３７Ｈ）との間に配置され、前記複数の第４コラム（３９Ｂ）のうち同一厚さ位置の部分を接続する第１接続層（６１）を含む、 付記１に記載の半導体装置（１０）。 ［付記３］ 前記第１接続層（６１）は、前記第４下端部（３７Ａ）よりも前記第４上端部（３７Ｈ）の近くに配置されている、 付記２に記載の半導体装置（１０）。 ［付記４］ 前記第４コラム（３９Ｂ）は、前記厚さ方向（Ｚ）に第２導電型の不純物濃度が異なる複数の領域（３０）によって構成されており、 前記複数の領域（３０）における第２導電型の不純物濃度は、前記第４上端部（３７Ｈ）から前記第４下端部（３７Ａ）に向かうに従って低くなっており、 前記第４上端部（３７Ｈ）は、前記複数の領域（３０）のうち最も前記第３半導体層（４４Ｂ）に近い領域である、 付記１～３のいずれか一つに記載の半導体装置（１０）。 ［付記５］ 前記複数の領域（３０）は、それぞれピーク濃度を有しており、 前記複数の領域（３０）における前記ピーク濃度は、前記第４上端部（３７Ｈ）から前記第４下端部（３７Ａ）に向かうに従って低くなっている、 付記４に記載の半導体装置（１０）。 ［付記６］ 前記複数の領域（３０）は、８つの領域（３０Ａ～３０Ｈ）によって構成されており、 前記接続層は、前記厚さ方向（Ｚ）において前記第４上端部（３７Ｈ）の領域よりも一つ下の領域（３０Ｇ）と同一厚さ位置に設けられ、前記第４コラム（３９Ｂ）における対応する領域（３０Ｇ）を接続している、 付記４または５に記載の半導体装置（１０）。 ［付記７］ 前記第２ｐｎ領域（３９）には、前記第１接続層（６１）とは別に、前記複数の第４コラム（３９Ｂ）を接続する第２接続層（６２）がさらに設けられており、 前記第２接続層（６２）は、前記第１接続層（６１）よりも下方に配置されている、 付記２～６のいずれか一つに記載の半導体装置（１０）。 ［付記８］ 前記第２接続層（６２）は、前記複数の第４コラム（３９Ｂ）の前記第４下端部（３７Ａ）同士を接続している、 付記７に記載の半導体装置（１０）。 ［付記９］ 前記接続層（６０）は、前記第４下端部（３７Ａ）と同一厚さ位置に配置され、前記第４下端部（３７Ａ）同士を接続している第２接続層（６２）を含む、 付記１に記載の半導体装置（１０）。 ［付記１０］ 前記第４コラム（３９Ｂ）は、前記厚さ方向（Ｚ）に複数のピーク濃度を含む第２導電型の不純物濃度分布を有しており、 前記複数のピーク濃度は、 前記第４上端部（３７Ｈ）に含まれる上端ピーク濃度（３４Ｈ）と、 前記第４下端部（３７Ａ）に含まれる下端ピーク濃度（３４Ａ）と、 を含み、 前記上端ピーク濃度（３４Ｈ）は、前記下端ピーク濃度（３４Ａ）よりも高い、 付記１～９のいずれか一つに記載の半導体装置（１０）。 ［付記１１］ 前記第４コラム（３９Ｂ）の前記第１方向（Ｘ）の長さを前記第４コラム（３９Ｂ）の幅とすると、 前記第４上端部（３７Ｈ）の幅（３１Ｗ）は、前記第４下端部（３７Ａ）の幅（３１Ｗ）よりも大きい、 付記１～１０のいずれか一つに記載の半導体装置（１０）。 ［付記１２］ 前記接続層（６０）は、平面視において、前記外周領域（１８）のうち前記外周領域（１８）の外縁（１８Ａ）よりも前記セル領域（１６）の外縁（１６Ａ）寄りに配置されている、 付記１～１１のいずれか一つに記載の半導体装置（１０）。 ［付記１３］ 前記接続層（６０）は、平面視において、前記外周領域（１８）のうち前記セル領域（１６）の外縁（１６Ａ）よりも前記外周領域（１８）の外縁（１８Ａ）寄りに配置されている、 付記１～１１のいずれか一つに記載の半導体装置（１０）。 ［付記１４］ 前記接続層（６０）は、平面視において、前記セル領域（１６）の外縁（１６Ａ）と前記外周領域（１８）の外縁（１８Ａ）との間であって前記セル領域（１６）の外縁（１６Ａ）と前記外周領域（１８）の外縁（１８Ａ）との双方から離隔した位置に配置されている、 付記１～１１のいずれか一つに記載の半導体装置（１０）。 ［付記１５］ 前記セルは、 前記第２半導体層（４６）と対向するゲート電極（５２）と、 前記第２半導体層（４６）と前記ゲート電極（５２）とに挟まれた位置に設けられるゲート絶縁膜（５６）と、 前記ゲート電極（５２）に隣接する前記第２半導体層（４６）上に設けられた第１導電型のソース領域（４８）と、 を含み、 前記外周領域（１８）において、前記絶縁層（１４）の上面に、前記ゲート電極（５２）と電気的に接続されるフィールドプレート電極（５４）が配置されている、 付記１～１４のいずれか一つに記載の半導体装置（１０）。 ［付記１６］ 前記セルは、 前記第２半導体層（４６）と対向するゲート電極（５２）と、 前記第２半導体層（４６）と前記ゲート電極（５２）とに挟まれた位置に設けられるゲート絶縁膜（５６）と、 前記ゲート電極（５２）に隣接する前記第２半導体層（４６）上に設けられた第１導電型のソース領域（４８）と、 を含み、 前記外周領域（１８）において、前記絶縁層（１４）の上面に、前記ソース領域（４８）と電気的に接続されるフィールドプレート電極（５４）が配置されている、 付記１～１４のいずれか一つに記載の半導体装置（１０）。 ［付記１７］ 前記第１半導体層（４４Ａ）内における前記第２ｐｎ領域（３９）と前記半導体基板（４０）との間の部分に設けられ、前記第１方向（Ｘ）に延びる第２導電型の第３接続層（６３）を含み、 前記第３接続層（６３）は、前記セル領域（１６）の外縁（１６Ａ）に隣接して配置される前記第４コラム（３９Ｐ）の前記第４下端部（３７Ａ）に接続される、 付記１～１６のいずれか一つに記載の半導体装置。 ［付記１８］ 前記第４コラム（３９Ｂ）は、前記厚さ方向（Ｚ）に第２導電型の不純物濃度が異なる複数の領域（３０）によって構成されており、 前記複数の領域（３０）における第２導電型の不純物濃度は、 前記上端部（３０Ｈ）に含まれる上端濃度と、 前記下端部（３０Ａ）に含まれる下端濃度と、 前記上端部（３０Ｈ）と下端部（３０Ａ）の間に含まれる、中間部濃度と、 を含み、 前記中間部濃度は、前記下端濃度よりも高く、 前記上端濃度は、前記中間部濃度よりも低い、 付記１～１７のいずれか一つに記載の半導体装置（１０）。 ［付記１９］ 前記第４コラム（３９Ｂ）は、前記厚さ方向に複数のピーク濃度を含む第２導電型の不純物濃度分布を有しており、 前記複数のピーク濃度は、 前記上端部（３０Ｈ）に含まれる上端ピーク濃度（３４Ｈ）と、 前記下端部（３０Ａ）に含まれる下端ピーク濃度（３４Ａ）と、 前記上端部（３０Ｈ）と下端部（３０Ａ）の間に含まれる、中間部ピーク濃度（３４Ｘ）と、 を含み、 前記中間部ピーク濃度（３４Ｘ）は、前記下端ピーク濃度（３４Ａ）よりも高く、 前記上端ピーク濃度（３４Ｈ）は、前記中間部ピーク濃度（３４Ｘ）よりも低い、 付記１～１７のいずれか一つに記載の半導体装置。 ［付記２０］ 前記接続層（６０）は、前記第１方向（Ｘ）に第２導電型の不純物濃度が異なる複数の接続領域によって構成されており、 前記複数の接続領域における第２導電型の不純物濃度は、前記セル領域（１６）の外縁（１６Ａ）寄りから前記外周領域（１８）の外縁（１８Ａ）寄りに向かうに従って低くなっている、 付記１～１９のいずれか一つに記載の半導体装置（１０）。 ［付記２１］ 前記接続層（６０）は、前記第１方向（Ｘ）に複数のピーク濃度を含む第２導電型の不純物濃度分布を有しており、 前記複数のピーク濃度は、 前記セル領域（１６）の外縁（１６Ａ）寄りに含まれる内側ピーク濃度と、 前記外周領域（１８）の外縁（１８Ａ）寄りに含まれる外側ピーク濃度と、 を含み、 前記内側ピーク濃度は、前記外側ピーク濃度よりも高い、 請求項１～１９のいずれか一つ記載の半導体装置。