特開2026-163257IP Force 特許公報全文掲載

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技術分野

半導体装置

要約特許出願時に添付された[要約書]

【課題】耐圧の低下を抑制できる半導体装置を提供することを目的とする。
【解決手段】本開示に係る半導体装置は、第１導電型の半導体基板と、半導体基板の上面側に設けられた低電圧領域と、半導体基板の上面側に設けられた高電圧領域と、半導体基板の上面側に設けられ、低電圧領域と高電圧領域を分離する第２導電型のリサーフ領域と、低電圧領域に電気的に接続されたソース電極と、高電圧領域に電気的に接続されたドレイン電極と、低電圧領域と高電圧領域の間で、半導体基板の上面にゲート酸化膜を介して接続されたゲート電極と、リサーフ領域の上面に設けられた酸化膜と、酸化膜の上面に設けられた第１フィールドプレートと、を備え、酸化膜は、第１部分と、第１部分に対してリサーフ領域に向かって突出し、第１部分よりも厚い第２部分と、を有し、第１フィールドプレートは、前記第１部分を露出させるように設けられる。
【選択図】図１

発明が解決しようとする課題[発明の詳細な説明]から抜粋

特許文献１では、ゲート絶縁膜とフィールド絶縁層によりＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）が形成される。ここで、特許文献１では、ゲートのフィールドプレートであるポリシリコンがＬＯＣＯＳの薄膜領域、つまりゲート絶縁膜の上にも存在する。このとき、ゲート絶縁膜と、直下のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層との電位差が大きくなるおそれがある。これにより、ゲート酸化膜が絶縁破壊する可能性、およびＳＯＩ層の電界強度が高くなる可能性があった。従って、ＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で求められる６００Ｖまたは１２００Ｖといった高耐圧化が困難となる可能性がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本開示に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上面側に設けられた低電圧領域と、前記半導体基板の前記上面側に設けられた高電圧領域と、前記半導体基板の前記上面側に設けられ、前記低電圧領域と前記高電圧領域を分離する第２導電型のリサーフ領域と、前記低電圧領域に電気的に接続されたソース電極と、前記高電圧領域に電気的に接続されたドレイン電極と、前記低電圧領域と前記高電圧領域の間で、・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本開示に係る半導体装置では、第１フィールドプレートは、酸化膜のうち第２部分よりも薄い第１部分を露出させるように設けられる。従って、耐圧の低下を抑制できる。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 実施の形態１に係る半導体装置の断面図である。
【図2】 実施の形態１の第１の変形例に係る半導体装置の断面図である。
【図3】 実施の形態１の第２の変形例に係る半導体装置の断面図である。
【図4】 実施の形態１の第３の変形例に係る半導体装置の断面図である。
【図5】 実施の形態２に係る半導体装置の断面図である。
【図6A】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6B】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6C】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6D】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6E】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6F】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6G】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図6H】 実施の形態２に係る半導体装置の製造方法を説明する断面図である。
【図7】 実施の形態３に係る半導体装置の断面図である。
【図8】 実施の形態４に係る半導体装置の断面図である。
【図9】 実施の形態５に係る半導体装置の平面図である。
【図10】 図９をＡ－Ｂ直線で切断することで得られる断面図である。
【図11】 実施の形態６に係る半導体装置の平面図である。
【図12】 図１１をＡ－Ｂ直線で切断することで得られる断面図である。
【図13】 図１１をＣ－Ｄ直線で切断することで得られる断面図である。
【図14】 実施の形態７に係る半導体装置の平面図である。
【図15】 図１４をＡ－Ｂ直線で切断することで得られる断面図である。
【図16】 実施の形態８に係る半導体装置の平面図である。
【図17】 図１６をＡ－Ｂ直線で切断することで得られる断面図である。

選択図 図1出願人が指定した本件の代表的な図

１ 低電圧領域、２ 高電圧領域、３ 高耐圧分離領域、４ 半導体基板、５ 埋込層、６ ウエル層、７ リサーフ領域、８、９ 反転防止層、１０ 酸化膜、１０ａ 第１部分、１０ｂ 第２部分、１２ ゲート酸化膜、１３ ゲート電極、１３ａ ゲート電極、１４ フィールドプレート、１６ アルミ配線、１７ フィールドプレート、１８ 半導体層、１９ フィールドプレート、２０ 配線、２１ ソース電極、２２ ドレイン電極、２３ ボディ層、２４ 積層膜、２５ 酸化膜、２６ 窒化膜、２７ 酸化膜、３１ ソース層、３２ ドレイン層、３３ 高濃度層、３４ 高濃度層、１００、１００ａ、１００ｂ、１００ｃ、２００ 半導体装置、２１０ 酸化膜、３００ 半導体装置、３１０ 酸化膜、４００ 半導体装置、５００ 半導体装置、５１０ 酸化膜、６００ 半導体装置、６１０ 酸化膜、７００ 半導体装置、７１０ 酸化膜、８１０ 酸化膜

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