特許7387725IP Force 特許公報全文掲載

技術分野

概して、システム障害を処理することに関し、より詳細には、アドレス障害を検出するためのシステム、方法、及び装置

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 例示の障害検出システムを図示するブロック図である。
【図2】 例示のCPUパリティジェネレータを図示するブロック図である。
【図3】 例示のメモリパリティジェネレータを図示するブロック図である。
【図4】 例示のパリティチェッカーを図示するブロック図である。
【図5】 図1の障害検出システムを実装するために実行され得る機械可読命令を表すフローチャートである。
【図6】 図2のCPUパリティジェネレータを実装するために実行され得る機械可読命令を表すフローチャートである。
【図7】 図3のメモリパリティジェネレータを実装するために実行され得る機械可読命令を表すフローチャートである。
【図8】 図4のパリティチェッカーを実装するために実行され得る機械可読命令を表すフローチャートである。
【図9】 図5、図6、図7、及び図8の命令を実行するように構築される例示の処理プラットフォームのブロック図である。
図は一定の縮尺で描かれていない。概して、同じ又は同様の部分を指すために、図面及び添付の説明を通して同じ参照番号が用いられる。図においては層及び領域を明瞭な線及び境界で示すが、これらの線及び/又は境界の一部又は全部が理想化されていることがある。実際には、境界及び/又は線は観察不可能であったり、混ざっていたり、及び/又は不規則であることがある。

代表図 図1本件の代表的な図

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