特許 7394851出願番号特願 2021-528472
量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化

出願人インターナショナル・ビジネス・マシーンズ・コーポレーション（識別番号 390009531）

2026年特許公開件数ランキング 128位 189件（※）

2026年特許取得件数ランキング 33位 440件（※）

公報発行日　2023年12月8

公報URL　https://ipforce.jp/patent-jp-P_B1-7394851　ログイン済みの方はこのURLへ

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※ 共同出願を含む

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【図1(A)】は、各スレッドがローカル・メモリにアクセスする平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。

【図1(B)】は、非効率的なスレッド・ローカリティに起因した不平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。

【図1(C)】は、フラグメント化アクセスに起因した不平衡メモリ・アクセスを含む、不均等メモリ・アクセス・アーキテクチャおよびキャッシュ・ラインの概略的表現である。

【図2】制御ＮＯＴゲート・シミュレーションの結果の概略的表現である。

【図3】本発明の一実施形態によるビット並べ替えの例である。

【図4】本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするシステムのブロック図である。

【図5】本発明の一実施形態による、メモリ・アクセス平衡化のためにキュービットの選択を実施するシステムのブロック図である。

【図6】本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法のフロー図である。

【図7】本発明の一実施形態による、キュービット並べ替えを容易にするために１つまたは複数のビットを選択することを容易にするコンピュータ実施方法のフロー図である。

【図8】本発明の一実施形態による、メモリ・アクセス平衡化試行の評価を容易にするコンピュータ実施方法のフロー図である。

【図9】本発明の一実施形態による、量子コンピューティング・シミュレーションにおける制御ＮＯＴゲート並列化を容易にするコンピュータ実施方法のフロー図である。

【図10】本明細書の実施形態が容易にされ得る動作環境のブロック図である。

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