特許7398472IP Force 特許公報全文掲載

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技術分野

一般的にコンピュータ技術に関し、より具体的には割り込みイネーブルのためのセキュア・インターフェース制御ハイレベル命令インターセプト

課題を解決するための手段[発明の詳細な説明]から抜粋

１つ以上の実施形態によると、割り込みをイネーブルする命令に対する部分的な命令解釈を提供するコンピュータのセキュア・インターフェース制御による方法が提供される。セキュア・インターフェース制御は、セキュア・ゲスト・ストレージからプログラム状況ワードまたは制御レジスタ値をフェッチする。セキュア・インターフェース制御は、信頼されないエンティティにゲスト割り込みマスク更新を通知する。信頼されないエンテ・・・　続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の１つ以上の実施形態によるゾーン・セキュリティに対するテーブルを示す図である。
【図2】 本発明の１つ以上の実施形態によるＤＡＴを行うための仮想および絶対アドレス・スペースを示す図である。
【図3】 本発明の１つ以上の実施形態によるハイパーバイザの下で動作する仮想マシン（ＶＭ）をサポートするためのネストされたマルチパートＤＡＴを示す図である。
【図4】 本発明の１つ以上の実施形態によるセキュア・ゲスト・ストレージのマッピングを示す図である。
【図5】 本発明の１つ以上の実施形態によるダイナミック・アドレス変換（ＤＡＴ）動作のシステム概要を示す図である。
【図6】 本発明の１つ以上の実施形態によるセキュア・インターフェース制御メモリのシステム概要を示す図である。
【図7】 本発明の１つ以上の実施形態によるインポート動作のプロセスの流れを示す図である。
【図8】 本発明の１つ以上の実施形態によるインポート動作のプロセスの流れを示す図である。
【図9】 本発明の１つ以上の実施形態による供与メモリ動作のプロセスを示す図である。
【図10】 本発明の１つ以上の実施形態によるセキュア・インターフェース制御のセキュア・ページへの非セキュア・ハイパーバイザ・ページの移行のプロセスの流れを示す図である。
【図11】 本発明の１つ以上の実施形態によるセキュア・インターフェース制御によって行われるセキュア・ストレージ・アクセスのプロセスの流れを示す図である。
【図12】 本発明の１つ以上の実施形態によるセキュア・インターフェース制御およびハードウェアによって行われるアクセス・タグ付けのプロセスの流れを示す図である。
【図13】 本発明の１つ以上の実施形態によるプログラムおよびセキュア・インターフェース制御によるセキュアおよび非セキュア・アクセスをサポートするための変換のプロセスの流れを示す図である。
【図14】 本発明の１つ以上の実施形態によるプログラムおよびセキュア・インターフェース制御によるセキュア・ストレージ保護を伴うＤＡＴのプロセスの流れを示す図である。
【図15】 本発明の１つ以上の実施形態による割り込みイネーブルのためのセキュア・インターフェース制御ハイレベル命令インターセプトに対するプロセスの流れを示す図である。
【図16】 本発明の１つ以上の実施形態による割り込みイネーブルのためのセキュア・インターフェース制御ハイレベル命令インターセプトに対するプロセスの流れを示す図である。
【図17】 本発明の１つ以上の実施形態によるクラウド・コンピューティング環境を示す図である。
【図18】 本発明の１つ以上の実施形態による抽象化モデル・レイヤを示す図である。
【図19】 本発明の１つ以上の実施形態によるシステムを示す図である。
【図20】 本発明の１つ以上の実施形態によるノードを示す図である。

代表図 図1本件の代表的な図

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