特許7570997IP Force 特許公報全文掲載

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［関連出願］ 本願は、２０１９年３月１５日付けで出願された米国特許出願第１６／３５５３７７号に基づく優先権の利益を主張する。先の米国特許出願は、その全文を参照により本願に援用される。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

本実施形態のの特徴が詳細に理解され得るように、先に簡潔に要約された実施形態を参照して、より具体的に説明され、実施形態のいくつは、添付の図面に表される。
【図1】 本願で記載される実施形態の１つ以上の態様を実装するよう構成されたコンピュータシステムを表すブロック図である。
【図2A】 実施形態に従う並列プロセッサコンポーネントを表す。
【図2B】 実施形態に従う並列プロセッサコンポーネントを表す。
【図2C】 実施形態に従う並列プロセッサコンポーネントを表す。
【図2D】 実施形態に従う並列プロセッサコンポーネントを表す。
【図3A】 実施形態に従うグラフィクスマルチプロセッサ及びマルチブロックベースＧＰＵのブロック図である。
【図3B】 実施形態に従うグラフィクスマルチプロセッサ及びマルチブロックベースＧＰＵのブロック図である。
【図3C】 実施形態に従うグラフィクスマルチプロセッサ及びマルチブロックベースＧＰＵのブロック図である。
【図4A】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図4B】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図4C】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図4D】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図4E】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図4F】 複数のＧＰＵが複数のマルチコアプロセッサへ通信可能に結合されている例示的なアーキテクチャを表す。
【図5】 実施形態に従うグラフィクス処理パイプラインを表す。
【図6】 実施形態に従う機械学習ソフトウェアスタックを表す。
【図7】 実施形態に従う汎用グラフィクス処理ユニットを表す。
【図8】 実施形態に従うマルチＧＰＵコンピューティングシステムを表す。
【図9A】 例示的なディープニューラルネットワークのレイヤを表す。
【図9B】 例示的なディープニューラルネットワークのレイヤを表す。
【図10】 例示的な回帰型ニューラルネットワークを表す。
【図11】 ディープニューラルネットワークの訓練及びデプロイを表す。
【図12】 分散学習を表すブロック図である。
【図13】 訓練されたモデルを用いて推定を行うのに適した例示的な推定ＳＯＣ（system on chip）を表す。
【図14】 実施形態に従う処理システムのブロック図である。
【図15】 実施形態に従うプロセッサのブロック図である。
【図16】 実施形態に従うグラフィクスプロセッサのブロック図である。
【図17】 いくつかの実施形態に従うグラフィクスプロセッサのグラフィクス処理エンジンのブロック図である。
【図18】 本願で記載されるいくつかの実施形態に従うグラフィクスプロセッサコアのハードウェアロジックのブロック図である。
【図19A】 本願で記載される実施形態に従うグラフィクスプロセッサで用いられる処理要素のアレイを含むスレッド実行ロジックを表す。
【図19B】 本願で記載される実施形態に従うグラフィクスプロセッサで用いられる処理要素のアレイを含むスレッド実行ロジックを表す。
【図20】 いくつかの実施形態に従うグラフィクスプロセッサ命令フォーマットを表すブロック図である。
【図21】 他の実施形態に従うグラフィクスプロセッサのブロック図である。
【図22A】 いくつかの実施形態に従うグラフィクスプロセッサコマンドフォーマット及びフォーマットシーケンスを表す。
【図22B】 いくつかの実施形態に従うグラフィクスプロセッサコマンドフォーマット及びフォーマットシーケンスを表す。
【図23】 いくつかの実施形態に従うデータ処理システムのための例示的なグラフィクスソフトウェアアーキテクチャを表す。
【図24A】 実施形態に従うＩＰコア開発システムを表すブロック図である。
【図24B】 本願で記載されるいくつかの実施形態に従う集積回路パッケージアセンブリの断面側面図を表す。
【図25】 実施形態に従うチップ集積回路上の例示的なシステムを表すブロック図である。
【図26A】 本願で記載される実施形態に従う、ＳｏＣ内で使用される例示的なグラフィクスプロセッサを表すブロック図である。
【図26B】 本願で記載される実施形態に従う、ＳｏＣ内で使用される例示的なグラフィクスプロセッサを表すブロック図である。
【図27】 実施形態に従う並列計算システムを示す。
【図28A】 本願で記載される実施形態に従う非凝集並列プロセッサのハイブリッド論理／物理ビューを表す。
【図28B】 本願で記載される実施形態に従う非凝集並列プロセッサのハイブリッド論理／物理ビューを表す。
【図29A】 実施形態に従う非凝集並列プロセッサのパッケージ図を表す。
【図29B】 実施形態に従う非凝集並列プロセッサのパッケージ図を表す。
【図30】 実施形態に従うインターコネクトファブリックのためのメッセージ輸送システムを表す。
【図31】 インターコネクトファブリックの複数の物理リンクにわたる機能ユニット間のメッセージ又は信号の伝送を表す。
【図32】 インターコネクトファブリックの単一の物理リンクにわたる複数の機能ユニットのメッセージ又は信号の伝送を表す。
【図33】 非凝集並列プロセッサ内の機能ユニットのためのファブリック接続を構成する方法を表す。
【図34】 非凝集並列プロセッサ内のインターコネクトファブリックにわたってメッセージ及び／又は信号を中継する方法を表す。
【図35】 ワークロードごとにチップレットをパワーゲーティングする方法を表す。
【図36】 交換可能なチップレットを含む並列プロセッサアセンブリを表す。
【図37】 実施形態に従う交換可能チップレットシステムを表す。
【図38】 実施形態に従う、仮想チャネル上で運ばれる複数のトラフィッククラスの実例である。
【図39】 実施形態に従う、交換可能なチップレットのためのスロット間のアグノスティックデータ伝送の方法を表す。
【図40】 実施形態に従う交換可能チップレットシステムなチップレットのためのモジュールアーキテクチャを表す。
【図41】 チップレットの試験、検証、及び統合を可能にする際に使用される標準化されたシャーシインターフェースの使用を表す。
【図42】 様々な製品階層を生み出すための個別的にビニングされたチップレットの使用を表す。
【図43】 チップレット構成に基づいて種々の製品階層を可能にする方法を表す。

代表図 図1本件の代表的な図

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