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窒化物半導体装置及び化合物半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

特許文献１に開示された構造は、シリコン基板を部分的に熱酸化してフィールド酸化膜を形成することを前提としている。シリコンではなく、例えば窒化ガリウム（ＧａＮ）を基板に用いる窒化物半導体装置では、熱酸化によるフィールド酸化膜の形成プロセスは適用できない。窒化物半導体装置においてもゲート容量ＣＧＤを低減できる構造が望まれている。 本発明は、このような事情に鑑みてなされたものであって、ゲート－ドレイン間容量を低減することが可能な窒化物半導体装置及び化合物半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

課題を解決するために、本発明の一態様に係る窒化物半導体装置は、第１導電型の窒化物半導体基板と、前記窒化物半導体基板上に設けられた第１導電型のドリフト領域と、前記ドリフト領域上に設けられた第２導電型のウェル領域と、前記ウェル領域内に設けられた第１導電型のソース領域と、前記ドリフト領域上に設けられ、前記ウェル領域を介してソース領域と隣り合うメサ領域と、前記ウェル領域上に設けられたゲート絶縁膜・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明の一態様によれば、ゲート－ドレイン間容量を低減することが可能な窒化物半導体装置及び化合物半導体装置を提供することができる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図１は、本発明の実施形態１に係るＧａＮ半導体装置の構成例を示す平面図である。
【図2】 図２は、本発明の実施形態１に係るＧａＮ半導体装置の構成例を示す断面図である。
【図3】 図３は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。
【図4】 図４は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【図5】 図５は、本発明の実施形態１に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【図6】 図６は、本発明の実施形態２に係る縦型ＭＯＳＦＥＴの構成例を示す断面図である。
【図7】 図７は、本発明の実施形態２に係る縦型ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。
【図8】 図８は、本発明の実施例に係る縦型ＭＯＳトランジスタと、比較例１、２に係るＭＯＳトランジスタとを示す断面図である。
【図9】 図９は、実施例、比較例１、２の各々について、ゲート容量ＣＧＤとドレイン電圧ＶＤとの関係を計算した結果を示すグラフである。
【図10】 図１０は、実施例のデータを示すグラフであり、絶縁膜の実効的な比誘電率と、ゲート容量ＣＧＤとの関係（Ａ）、及び、絶縁膜の実効的な比誘電率と、比較例２に対するゲート容量ＣＧＤの低減率との関係（Ｂ）、をそれぞれ示すグラフである。
【図11】 図１１は、図１０に示すグラフの算出に用いたモデル（実施例、比較例２）を示す断面図である。

代表図 図1本件の代表的な図

１、１Ａ 縦型ＭＯＳＦＥＴ １０ ＧａＮ基板 ２０ ＧａＮ層 ２０ａ 表面 ２１ ドリフト領域 ２２ ウェル領域 ２３ ソース領域 ２４ ＪＦＥＴ領域 ２４Ａ 第１ＪＦＥＴ領域 ２４Ｂ 第２ＪＦＥＴ領域 ３５ 低誘電率膜（ｌｏｗ－ｋ膜） ４２ ゲート絶縁膜 ４３ 延設部 ５１ ゲート電極 ５３ ソース電極 ５５ ドレイン電極 １００ ＧａＮ半導体装置 ４２１ 延設部 ＣＧＤ ゲート－ドレイン間容量（ゲート容量） Ｈ トレンチ ＶＤ ドレイン電圧

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