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特許 7769181出願番号 特願 2022-96954
欠陥検出を備えるエラー補正ハードウェア
出願人 テキサス インスツルメンツ インコーポレイテッド（識別番号 507107291）
2026年 特許公開件数ランキング 399位 66件（※）
2026年 特許取得件数ランキング 494位 42件（※）
公報発行日 2025年11月13
公報URL https://ipforce.jp/patent-jp-P_B1-7769181 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
概してエラー補正コード（ＥＣＣ）に関し、更に特定して言えば、ＥＣＣロジック回路要素の欠陥検出のためのハードウェアに関連する。
この特許の権利範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
例示の一実施例に従った、ＥＣＣ生成ロジックへの入力と直列に書き込みデータを受信するための第１の入力を備えるマルチプレクサを有する読み出し側ＥＣＣロジックにおける欠陥検出のための、説明されるロックステップＥＣＣ回路ハードウェアを有する例示のＥＣＣメモリ回路のブロック図である。書き込みデータは、通常書き込みオペレーションの間、選択され、読み出しデータは、読み込みオペレーションの間、選択される。
【図2】
例示の一実施例に従った、ＥＣＣロジックにおける欠陥検出のためのＧｅｎ ＥＣＣロジックの入力と直列にメモリ回路から読み出しデータを受信するための第１の入力を備えるマルチプレクサを有する書き込み側ＥＣＣロジックにおける欠陥検出のための、説明されるロックステップＥＣＣ回路ハードウェアを有する別の例示のＥＣＣメモリ回路のブロック図である。
【図3】
例示の一実施例に従った、ＥＣＣ回路要素のための欠陥検出の例示の方法における工程を示すフローチャートである。
【図4】
例示の一実施例に従って、図１及び図２に関連して上述した読み出し側及び書き込み側エラーチェックの実施例を本質的に組み合わせる、その読み出し経路及び書き込み経路における欠陥検出のための説明されるＥＣＣハードウェアを含む例示のＥＣＣメモリ回路である。
【図5】
例示の一実施例に従った、その読み出し経路及び書き込み経路におけるＥＣＣロジックにおける欠陥検出のための説明されるロックステップＥＣＣ回路ハードウェアを有するプロセッサメモリとして図４に示される説明されるＥＣＣメモリ回路の２つの場合を含む、例示のＡＤＡＳシステムのシステム図である。
代表図 図1本件の代表的な図
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