特許7780098IP Force 特許公報全文掲載

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技術分野

遊技機に関するものである。

発明が解決しようとする課題[発明の詳細な説明]から抜粋

本発明が解決しようとする課題は、遊技価値として電子情報を用いる遊技機において、適切な情報処理を実行可能とすることである。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明は、以下の解決手段によって上述の課題を解決する（かっこ書きで、対応する実施形態の構成を示す。）。 本発明（第１０実施形態）は、 総遊技媒体数（総メダル数）を記憶可能な遊技媒体数記憶手段（メダル数制御ＲＷＭ５２２）と、 遊技媒体数記憶手段を有する遊技媒体数制御手段（メダル数制御ＣＰＵ５２０、メダル数制御手段５２０）と、 計数スイッチ（４７）と を備え、 遊技媒体数・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明によれば、適切な情報処理を実行可能となる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 第１実施形態において、遊技機の一例であるスロットマシンの制御の概略を示すブロック図である。
【図2】 第１実施形態において、電力供給経路の例１を示す図である。
【図3】 第１実施形態において、電力供給経路の例２を示す図である。
【図4】 第１実施形態において、メイン制御基板から払出制御基板に送信されるコマンド（メイン制御コマンド）の一覧を示す図である。
【図5】 第１実施形態において、払出制御基板からメイン制御基板に送信されるコマンド（払出制御コマンド）の一覧を示す図である。
【図6】 第１実施形態において、管理装置から払出制御基板に送信されるコマンド（管理装置コマンド）の一覧を示す図である。
【図7】 第１実施形態において、払出制御基板から管理装置に送信されるコマンド（遊技機コマンド）の一覧を示す図である。
【図8】 第１実施形態において、払出制御基板におけるメインルーチンの処理の流れを示すフローチャートである。
【図9】 図８のステップＳ１１０におけるメイン制御コマンド解析処理の流れを示すフローチャートである。
【図10】 図８のステップＳ１１０におけるメイン制御コマンド解析処理の流れを示すフローチャートであり、図９に続くフローチャートである。
【図11】 図８のステップＳ１１９における貸出処理の流れを示すフローチャートである。
【図12】 図８のステップＳ１１７における計数処理の流れを示すフローチャートである。
【図13】 第１実施形態において、メイン制御基板におけるメインルーチンの処理の流れを示すフローチャートである。
【図14】 第１実施形態において、メイン制御基板及び払出制御基板における電源投入処理の流れを示すフローチャートである。
【図15】 第１実施形態において、メイン制御基板及び払出制御基板における設定変更処理の流れを示すフローチャートである。
【図16】 第１実施形態において、メイン制御基板及び払出制御基板における３枚ベット処理の流れを示すフローチャートである。
【図17】 第１実施形態において、メイン制御基板及び払出制御基板における１枚ベット処理の流れを示すフローチャートである。
【図18】 第１実施形態において、メイン制御基板及び払出制御基板における遊技開始処理の流れを示すフローチャートである。
【図19】 第１実施形態において、メイン制御基板及び払出制御基板における遊技終了処理の流れを示すフローチャートである。
【図20】 第１実施形態において、メイン制御基板及び払出制御基板における払出処理の流れを示すフローチャートである。
【図21】 第１実施形態において、メイン制御基板及び払出制御基板における返却処理の流れを示すフローチャートである。
【図22】 第１実施形態において、払出制御基板及び管理装置における電源投入処理の流れを示すフローチャートである。
【図23】 第１実施形態において、払出制御基板及び管理装置における貸出処理の流れを示すフローチャートである。
【図24】 第１実施形態において、払出制御基板及び管理装置における計数処理の流れを示すフローチャートである。
【図25】 第１実施形態において、払出制御基板及び管理装置における計数処理の流れを示すフローチャートであり、図２４に続くフローチャートである。
【図26】 第１実施形態において、払出制御基板と管理装置との間におけるシリアル通信のデータ信号及びストローブ信号の波形を示す図である。
【図27】 第１実施形態において、電子メダル貸出し時における各信号のオン／オフを示すタイミングチャートである。
【図28】 第１実施形態において、電子メダル計数（払戻し）時における各信号のオン／オフを示すタイミングチャートである。
【図29】 第２実施形態において、遊技機の制御の概略を示すブロック図である。
【図30】 第２実施形態において、遊技機と貸出ユニットとの間の電文を説明する図である。
【図31】 第２実施形態において、遊技機性能情報、遊技機設置情報、ホールコン・不正監視情報を説明する図である。
【図32】 第２実施形態において、基本通信シーケンスを示すタイムチャートである。
【図33】 第２実施形態において、起動シーケンスの例１（遊技機が先に起動した場合）を示すタイムチャートである。
【図34】 第２実施形態において、起動シーケンスの例２（貸出ユニットが先に起動した場合）を示すタイムチャートである。
【図35】 第２実施形態において、遊技機情報通知の基本シーケンスを示すタイムチャートである。
【図36】 第２実施形態において、計数通知シーケンスを示すタイムチャートである。
【図37】 第２実施形態において、計数処理を示すフローチャートである。
【図38】 第２実施形態において、貸出通知シーケンスを示すタイムチャートである。
【図39】 第２実施形態において、遊技機情報通知タイマ及び遊技機情報通知要求フラグを示す図である。
【図40】 第２実施形態において、遊技機情報通知タイマの更新シーケンスを示すタイムチャートである。
【図41】 第２実施形態において、遊技機情報管理を示すフローチャートである。
【図42】 第３実施形態におけるメインＣＰＵ５５の内蔵メモリを示す図であり、（Ａ）は内蔵メモリの概要を示し、（Ｂ）は内蔵レジスタ領域を示す。
【図43】 Ｆレジスタの詳細な構成を示す図である。
【図44】 第３実施形態におけるスタック領域を示す図である。
【図45】 第３実施形態における主要な命令を示す図である。
【図46】 ＬＤＦ命令及びＬＤ命令の態様を示す図である。
【図47】 ＣＡＬＬＥＸ命令の態様を示す図である。
【図48】 従来のＣＡＬＬ命令及びＲＥＴ命令の一例を示す図である。
【図49】 第３実施形態におけるプログラム開始（M_PRG_SET ）を示すフローチャートである。
【図50】 ＣＡＬＬＥＸ命令及びジャンプ命令を使用した例を示す図である。
【図51】 第４実施形態における遊技機の制御の概略を示すブロック図である。
【図52】 第４実施形態における内蔵メモリのメモリマップを示す図である。
【図53】 第４実施形態における領域の区分を示す図であり、（Ａ）は例１を示し、（Ｂ）は例２を示す。
【図54】 第４実施形態における領域間の通信を説明する図である。
【図55】 制御領域１～３のプログラム例（例１）を示す図である。
【図56】 制御領域１～３のプログラム例（例２）を示す図である。
【図57】 制御領域１～３のプログラム例（例３）を示す図である。
【図58】 制御領域１～３のプログラムの変形例を示す図である。
【図59】 第５実施形態において、主制御手段の遊技媒体数付与処理を示すフローチャートである。
【図60】 第５実施形態において、遊技媒体数制御手段の遊技媒体数付与処理を示すフローチャートである。
【図61】 第５実施形態において、遊技媒体数制御手段の割込み処理（I_INTR）を示すフローチャートである。
【図62】 図６１のステップＳ８０１における入力ポート読込み処理（I_IN_READ ）を示すフローチャートである。
【図63】 図６１のステップＳ８０２における遊技機情報管理（I_INF_CTL ）を示すフローチャートである。
【図64】 図６３のステップＳ８２３におけるホールコン・不正監視情報セット（I_INF_INJ ）を示すフローチャートである。
【図65】 図６３のステップＳ８２４における遊技機性能情報セット（I_INF_ABI ）を示すフローチャートである。
【図66】 図６３のステップＳ８２５における遊技機設置情報セット（I_INF_INS ）を示すフローチャートである。
【図67】 第５実施形態において、遊技機情報通知タイマの更新シーケンスを示す図である。
【図68】 図６１のステップＳ８０３における計数制御（I_CAL_CTL ）を示すフローチャートである。
【図69】 図６１のステップＳ８０５における貸出制御（I_LEN_CTL ）の例１を示すフローチャートである。
【図70】 図６１のステップＳ８０５における貸出制御（I_LEN_CTL ）の例２を示すフローチャートである。
【図71】 図６１のステップＳ８０５における貸出制御（I_LEN_CTL ）の例３を示すフローチャートである。
【図72】 図６１のステップＳ８０５における貸出制御（I_LEN_CTL ）の例４を示すフローチャートである。
【図73】 第５実施形態において、主制御手段の閾値処理の例１を示すフローチャートである。
【図74】 第５実施形態において、主制御手段の閾値処理の例２を示すフローチャートである。
【図75】 第５実施形態において、副制御手段の閾値報知処理の例１を示すフローチャートである。
【図76】 第５実施形態において、副制御手段の閾値報知処理の例２を示すフローチャートである。
【図77】 第６実施形態における遊技機を示すブロック図である。
【図78】 第６実施形態において、メダル数制御ＲＷＭに設けられた記憶領域を示す図である。
【図79】 第６実施形態において、メダル数制御ＲＷＭに設けられた記憶領域を示す図である。
【図80】 第６実施形態において、比率算出処理を示すフローチャートである。
【図81】 第６実施形態において、比率算出処理を示すフローチャートである。
【図82】 図８１中、ステップＳ６９１における４００遊技毎比率算出を示すフローチャートである。
【図83】 図８１中、ステップＳ６９１における４００遊技毎比率算出を示すフローチャートである。
【図84】 第６実施形態における差数及びＭＹの推移を示す図である。
【図85】 第６実施形態において、差数カウンタ及びＭＹカウンタの推移と電源オン／オフとの関係を示す図である。
【図86】 第６実施形態において、電源オン時からメイン処理までの流れを示すフローチャートである。
【図87】 図８６のステップＳ５４３におけるエラー処理を示すフローチャートである。
【図88】 図８６のステップＳ５５５におけるコンプリート機能算出処理を示すフローチャートである。
【図89】 第６実施形態において、（ａ）は、コンプリート機能作動を予告する画像を示す図であり、（ｂ）は、コンプリート機能作動を画像表示する例を示す図である。
【図90】 第６実施形態において、遊技機性能情報送信用記憶領域、及び遊技機設置情報送信用記憶領域を示す図である。
【図91】 第６実施形態において、ホールコン・不正監視情報送信用記憶領域を示す図である。
【図92】 第６実施形態において、メダル数制御ＣＰＵのメイン処理を示すフローチャートである。
【図93】 第６実施形態において、メダル数制御ＣＰＵによる割込み処理を示すフローチャートである。
【図94】 図９３中、ステップＳ２４４の遊技機情報管理を示すフローチャートである。
【図95】 第６実施形態において、遊技機情報通知タイマの更新シーケンスを示すタイムチャートである。
【図96】 第６実施形態において、遊技機情報通知タイマの更新シーケンスを示すタイムチャートである。
【図97】 第６実施形態において、遊技機性能情報の生成を示すフローチャートである。
【図98】 第６実施形態において、遊技機性能情報送信用記憶領域に比率を記憶する際の処理を示すフローチャートである。
【図99】 図９８のステップＳ５２４における比率更新処理を示すフローチャートである。
【図100】 第７実施形態において、主制御ＣＰＵとメダル数制御ＣＰＵとの間におけるコマンドの送受信を示す図であり、（ａ）は概要を示し、（ｂ）はコマンドの内容を示す。
【図101】 第７実施形態において、ベット要求コマンド及びベット要求応答コマンドの送受信例を示す図である。
【図102】 第７実施形態において、ベット要求コマンド及びベット要求応答コマンドの送受信例を示す図である。
【図103】 第７実施形態において、ベット要求コマンドが送信されない例を示す図である。
【図104】 第７実施形態において、精算要求コマンド及び精算要求応答コマンドの送受信例を示す図である。
【図105】 第７実施形態において、精算要求コマンド及び精算要求応答コマンドの送受信例を示す図である。
【図106】 第７実施形態において、付与要求コマンド及び付与要求応答コマンドの送受信例を示す図である。
【図107】 第７実施形態において、付与要求コマンド及び付与要求応答コマンドの送受信例を示す図である。
【図108】 第７実施形態における主制御メイン処理を示すフローチャートである。
【図109】 図１０８のステップＳ９３２における遊技開始セット処理を示すフローチャートである。
【図110】 図１０８のステップＳ９３３のベット待ち処理を示すフローチャートである。
【図111】 図１０８のステップＳ９３５における精算処理を示すフローチャートである。
【図112】 図１１１のステップＳ９７５におけるメダル数制御ＣＰＵ５２０からの要求応答コマンド受信待ちを示すフローチャートである。
【図113】 図１０８のステップＳ９３６におけるベット処理を示すフローチャートである。
【図114】 図１０８のステップＳ９４５における付与処理を示すフローチャートである。
【図115】 第７実施形態において、主制御ＣＰＵによる主制御割込み処理を示すフローチャートである。
【図116】 第７実施形態において、メダル数制御ＣＰＵのメイン処理（メダル数制御メイン処理）を示すフローチャートである。
【図117】 図１１６のステップＳ１０６２における主制御コマンド受信処理を示すフローチャートである。
【図118】 図１１７のステップＳ１０７７におけるベット要求コマンド受信処理を示すフローチャートである。
【図119】 図１１７のステップＳ１０７８における精算要求コマンド受信処理を示すフローチャートである。
【図120】 図１１７のステップＳ１０７９における付与要求コマンド受信処理を示すフローチャートである。
【図121】 第７実施形態において、メダル数制御ＣＰＵによるメダル数制御割込み処理を示すフローチャートである。
【図122】 第７実施形態において、ＶＬ信号オフ時及び通信エラー発生時の画像表示例を示す図である。
【図123】 第７実施形態において、ＶＬ信号がオフの場合にコンプリート機能が作動したときの画像表示例を示す図である。
【図124】 第８実施形態における主制御プログラム開始処理を示すフローチャートである。
【図125】 第８実施形態において、メダル数制御からの要求応答受信待ち処理を示すフローチャートである。
【図126】 図１２５のステップＳ１１６４におけるエラー表示処理を示すフローチャートである。
【図127】 第８実施形態における主制御割込み処理を示すフローチャートである。
【図128】 第８実施形態におけるメダル数制御プログラム開始処理を示すフローチャートである。
【図129】 図１２８のステップＳ１１８３におけるメダル数制御エラー表示処理を示すフローチャートである。
【図130】 第８実施形態において、メダル数制御メイン処理を示すフローチャートである。
【図131】 図１３０のステップＳ１１８８における主制御コマンド受信処理を示すフローチャートである。
【図132】 第８実施形態において、メダル数制御割込み処理を示すフローチャートである。
【図133】 図１３２のステップＳ１２１１における入力ポートチェック処理（計数スイッチの処理）を示すフローチャートである。
【図134】 図１３２のステップＳ１２１２における計数制御処理を示すフローチャートである。
【図135】 第９実施形態における遊技機のブロック図である。
【図136】 第９実施形態において、遊技機と試射試験機との間の電気的接続の一例を示す図である。
【図137】 第９実施形態において説明する主制御ＲＷＭに記憶されるデータ等を示す図（１）である。
【図138】 第９実施形態において説明する主制御ＲＷＭに記憶されるデータ等を示す図（２）である。
【図139】 第９実施形態において説明する主制御ＲＷＭに記憶されるデータ等を示す図（３）である。
【図140】 第９実施形態における主制御メイン処理を示すフローチャートである。
【図141】 図１４０のステップＳ９３２の遊技開始セット処理を示すフローチャートである。
【図142】 図１４０のステップＳ９３３のベット待ち処理を示すフローチャートである。
【図143】 図１４０のステップＳ９３５の精算処理を示すフローチャートである。
【図144】 図１４０のステップＳ９３６におけるベット処理を示すフローチャートである。
【図145】 図１４０中、ステップＳ１２４１のスタートスイッチ受付け処理を示すフローチャートである。
【図146】 図１４０中、ステップＳ１２４５の払出しカウント信号セット処理を示すフローチャートである。
【図147】 図１４０中、ステップＳ１２４６における付与処理を示すフローチャートである。
【図148】 図１４０中、ステップＳ１２４７の遊技終了チェック処理を示すフローチャートである。
【図149】 第９実施形態において、主制御割込み処理（図１２７）中、ステップＳ１０５２のＬＥＤ表示制御を示すフローチャートである。
【図150】 第９実施形態において、主制御割込み処理（図１２７）中、ステップＳ１０５３の試験信号管理を示すフローチャートである。
【図151】 第９実施形態において、払出しカウント信号及び投入要求ランプ信号の出力と、投入要求ランプの点灯処理及び点灯信号出力処理の各タイミングを示すタイムチャートである。
【図152】 第９実施形態において、払出しカウント信号の出力完了前に、規定数のベット処理が実行された例を示すタイムチャートである。
【図153】 第９実施形態において、払出しカウント信号の出力完了前に、次回遊技が開始された場合の例を示すタイムチャートである。
【図154】 第９実施形態において、今回遊技の払出しカウント信号の出力が完了する前に、次回遊技の払出しカウント信号出力回数が決定された場合の例を示すタイムチャートである。
【図155】 第１０実施形態における遊技機のブロック図である。
【図156】 第１０実施形態における遊技機の正面図である。
【図157】 第１０実施形態におけるメダル数表示部の表示と計数報知の開始タイミングとの関係を示すタイムチャートである。
【図158】 第１０実施形態におけるメダル数表示部の表示と計数報知の終了タイミングとの関係を示すタイムチャートである。
【図159】 第１０実施形態における計数報知の画像及び音声の出力態様を示すタイムチャートである。
【図160】 第１０実施形態におけるベットスイッチ及び精算スイッチの操作と総メダル数と計数報知との関係を示すタイムチャートである。
【図161】 第１０実施形態における計数スイッチの短押し時及び長押し時の動作態様を示すタイムチャート（１）である。
【図162】 第１０実施形態における計数スイッチの短押し時及び長押し時の動作態様を示すタイムチャート（２）である。
【図163】 第１０実施形態における計数スイッチ及び貸出しスイッチの操作時の動作態様を示すタイムチャート（１）である。
【図164】 第１０実施形態における計数スイッチ及び貸出しスイッチの操作時の動作態様を示すタイムチャート（２）である。
【図165】 第１０実施形態における計数スイッチの長押し時及びドア開放検知時の動作態様を示すタイムチャート（１）である。
【図166】 第１０実施形態における計数スイッチ短押し時の計数音と貸出し音との関係を示すタイムチャートである。
【図167】 第１０実施形態における貸出しスイッチ連続操作時の貸出し音の出力態様を示すタイムチャート（１）である。
【図168】 第１０実施形態における貸出しスイッチ連続操作時の貸出し音の出力態様を示すタイムチャート（２）である。
【図169】 第１０実施形態における精算スイッチのオン／オフと３ベットスイッチ等の操作受付けの有効／無効との関係を示すタイムチャートである。
【図170】 第１０実施形態における計数スイッチ、貸出しスイッチ、３ベットスイッチ操作時の画面表示態様を示すタイムチャートである。
【図171】 第１０実施形態における計数報知画像と推奨押し順報知画像との関係を示す図である。
【図172】 第１０実施形態における１ベット音と３ベット音と精算音との関係を示すタイムチャートである。
【図173】 第１０実施形態におけるメニュー画面及び計数報知画像を示す図である。
【図174】 第１０実施形態における３ベットスイッチ操作時の計数報知画像及びメニュー画面の表示態様を示すタイムチャートである。
【図175】 第１０実施形態における音量変更画像及び計数報知画像を示す図である。
【図176】 第１０実施形態におけるデモ画面表示中の計数報知画像及び音量変更画像の表示態様を示すタイムチャートである。
【図177】 第１０実施形態における計数音の出力中に音量変更操作が行われたときの計数音の変化を示すタイムチャートである。

代表図 図1本件の代表的な図

１０ スロットマシン、遊技機 １１ 電源スイッチ １２ 設定キースイッチ １３ 設定スイッチ １４ リセットスイッチ １５ キャビネット １６ フロントドア １６ｃ コントロールパネル １７ ドアスイッチ １８ 表示窓 ２１ 演出ランプ ２２ スピーカ ２３ 画像表示装置 ３１ リール ３２ モータ ３３ リールセンサ ４０ａ １ベットスイッチ ４０ｂ ３ベットスイッチ ４１ スタートスイッチ ４２ ストップスイッチ ４６ キャンセルスイッチ、精算スイッチ ４７ 計数スイッチ ５０ メイン制御基板（メイン制御手段）、主制御基板（主制御手段） ５１ 入力ポート ５２ 出力ポート ５３ （第１主制御）ＲＷＭ ５３ａ ベット数記憶手段 ５３ｂ 付与数記憶手段 ５４ （第１主制御）ＲＯＭ ５５ メインＣＰＵ、（第１主制御）ＣＰＵ ６１ 役抽選手段 ６２ 当選フラグ制御手段 ６５ リール制御手段 ６６ 入賞判定手段 ６７ 付与手段 ７３ 設定値表示手段 ７６ クレジット数表示ＬＥＤ ７７ ベット数表示部 ７８ 獲得数表示ＬＥＤ、付与数表示部 ８０ サブ制御基板（サブ制御手段）、副制御基板（副制御手段） ８０ａ １チップマイクロプロセッサ ８１ 入力ポート ８２ 出力ポート ８３ （副制御）ＲＷＭ ８４ （副制御）ＲＯＭ ８５ サブＣＰＵ、（副制御）ＣＰＵ ８６ プッシュボタン ８７ 十字キー ８７ａ 上方向スイッチ ８７ｂ 下方向スイッチ ８７ｃ 右方向スイッチ ８７ｄ 左方向スイッチ ８８ プッシュボタンランプ ９１ 演出出力制御手段 １００ 払出制御基板（クレジット数管理基板）、遊技媒体数制御基板 １０１ 入力ポート １０２ 出力ポート １０３ （第２主制御）ＲＷＭ １０３ａ 遊技媒体数記憶手段 １０４ （第２主制御）ＲＯＭ １０５ クレジット数管理ＣＰＵ、（第２主制御）ＣＰＵ １０６ コンデンサ １０７ コンデンサＡ １０８ コンデンサＢ １１１ クレジット数管理手段 １１２ 総遊技媒体数（総メダル数）クリアスイッチ １１３ 役比モニタ １２０ 遊技媒体数（メダル数）表示基板（遊技媒体数表示装置） １２１ 遊技媒体数（メダル数）表示部 １３０ 接続端子板 １５０ 電源基板 １５１ コンデンサ １６１ ハーネスＡ １６２ ハーネスＢ １６３ ハーネスＣ １６４ ハーネスＤ １６５ ハーネスＥ １６６ ハーネスＦ １６７ ハーネスＧ １６８ ハーネスＨ １９０ 外部集中端子板 ２００ 管理装置（ＣＲユニット）、貸出ユニット（専用ユニット） ２０１ 紙幣投入口 ２０２ 貸出スイッチ ２０３ 返却スイッチ ２０４ 度数表示部（貸出可能遊技媒体数（メダル数）表示部） ２０５ カードリーダライタ ２０６ 貸出可能遊技媒体数（メダル数）記憶手段 ３００ ホールコンピュータ ４００ 管理コンピュータ ５００ １チップマイクロプロセッサ ５０１ 主ＣＰＵ ５０２ 主制御ＲＯＭ ５０３ 主制御ＲＷＭ ５０４ 遊技媒体数制御ＲＯＭ ５０５ 遊技媒体数制御ＲＷＭ ５０６ 使用領域外ＲＯＭ ５０７ 使用領域外ＲＷＭ ５１０ 主制御ＣＰＵ（主制御手段） ５１１ 主制御ＲＯＭ ５１２ 主制御ＲＷＭ ５２０ メダル数制御ＣＰＵ（メダル数制御手段） ５２１ メダル数制御ＲＯＭ ５２２ メダル数制御ＲＷＭ ６００ 試射試験機 ６０１ インターフェースボード ６０２ インターフェースボード

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