特許7785442IP Force 特許公報全文掲載

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半導体装置に関し、特に、垂直方向にゲート電極層が積層され、ワードラインカットを含む垂直型半導体装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

本発明は従来の垂直型メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ワードラインカットから発生するノットオープン（ＮＯＴ－ＯＰＥＮ）という不良現象を予防できる垂直型半導体装置を提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

目的を達成するためになされた本発明による半導体装置は、セル領域と、延長領域と、を含む基板と、前記セル領域上のビットラインと、前記セル領域に配置され、前記基板の上面に対して実質的に垂直な第１方向に延長され、前記ビットラインと電気的に接続される複数のチャンネル構造体と、前記延長領域に配置され、前記第１方向に延長され、前記ビットラインと電気的に接続されないダミーチャンネル構造体と、前記チャンネ・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明に係る半導体装置によれば、同一の層に形成される複数のワードラインが接続部によって互いに接続され、半導体装置はワードラインカットを形成する工程の際、接続部によってローディング（Ｌｏａｄｉｎｇ）の影響を受ける位置に拡張部を含むことで、ノットオープン現象を予防できる。
これにより、接続部を介して半導体装置のコンタクト及び／又は配線構造物を減少させて、半導体装置の容量及び集積度を増加させると共に、半導体装置の信頼度を向上させることができるという効果ある。
また、ワードラインカットの面積全体を増加させることなく、拡張部の面積のみ増加させることで、ワードラインカットとチャンネルとの全体的な離隔距離を確保して、半導体装置の信頼度を確保できるという効果ある。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1A】 本発明の第１の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図1B】 本発明の第２の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図2】 図１ＡのＩ－Ｉ’線に沿った断面図である。
【図3】 図１ＡのＩＩ－ＩＩ’線に沿った断面図である。
【図4】 図１ＡのＩＩＩ－ＩＩＩ’線に沿った断面図である。
【図5】 図３のＥ領域の拡大図である。
【図6】 図１Ａに示したゲート電極層の一部を示す平面図である。
【図7】 図１Ａに示したゲート電極層の一部を示す平面図である。
【図8A】 図１Ａに示したゲート電極層の一部を示す平面図である。
【図8B】 図１Ａに示したゲート電極層の一部を示す平面図である。
【図9A】 本発明の第３の実施形態による半導体装置の概略レイアウトを示す平面図である。
【図9B】 図９ＡのＦ領域の斜視図である。
【図10】 図９ＡのＩＶ－ＩＶ’線に沿った断面図である。
【図11】 図９ＡのＶ－Ｖ’線に沿った断面図である。
【図12】 本発明の第４の実施形態による半導体装置の概略レイアウトを示す平面図である。
１０（１０ａ～１０ｌ） ゲート電極層 ２０ 層間絶縁層 ３１ チャンネル ３２ 誘電膜構造物 ３２Ｂ ブロッキング膜 ３２ＢＫ２ インタフェースパターン ３２Ｅ 電荷保存膜 ３２Ｔ トンネル絶縁膜 ３３ 埋め込み絶縁パターン ３４ パッド ４０ モールド絶縁層 ４１～４４ 上部絶縁層 ５０ 共通ソースライン ５１ 第１共通ソースライン ５２ 第２共通ソースライン ５３ 絶縁スペーサ ６０ 拡張部 ７０ 接続部 １００ 半導体装置 １０１ 基板 ＢＫ１、ＢＫ２ ブロック ＣＨ セルチャンネル構造体 ＣＮＴ コンタクト ＤＣＨ ダミーチャンネル構造体 ＧＳ ゲート構造体 ＳＳＣ 分離絶縁パターン ＵＡ１、ＵＡ２、ＵＡ３、ＵＡ４ 単位電極 ＷＬＣ ワードラインカット ＷＬＣ１ 第１ワードラインカット（拡張ワードラインカット） ＷＬＣ２ 第２ワードラインカット

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