特許7790372IP Force 特許公報全文掲載

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増幅回路、電力増幅回路、および、バイアス生成回路

発明が解決しようとする課題[発明の詳細な説明]から抜粋

ところで、通信装置においては、電源電圧が一定ではなく、変動する場合がある。例えば、移動通信装置の出力電力、すなわちパワーモードに応じて電源電圧が変動する場合がある。そのような場合において、上述した特許文献１の増幅回路を採用すると、以下のような問題が生じる。すなわち、高い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が下がった時にゲート電圧が高すぎてトランジスタの耐圧を超えることがある。一方、低い電源電圧に合わせてトランジスタのゲートバイアスを設定すると、電源電圧が高くなった時にゲート電圧が低すぎてトランジスタの耐圧を超えることがある。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、目的を達成するために、本開示のある態様による増幅回路は、増幅すべき信号が入力される入力端子と、前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、前記第２ＦＥＴおよび前記第３ＦＥＴのうち、前記電源に近い側に位置する第３ＦＥＴと負荷との間に設けられて、増幅された信号を出力・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本開示によれば、電源電圧が変動する場合においてもトランジスタの耐圧を超えないゲートバイアスを与えることができる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図１は、バイポーラトランジスタを用いて電力増幅器を作成する場合を説明する図である。
【図2】 図２は、電界効果トランジスタを用いて電力増幅器を作成する場合を説明する図である。
【図3】 図３は、複数のＦＥＴによる縦積み接続の例を示す図である。
【図4】 図４は、電源電圧が一定の場合の増幅器の構成例を示す図である。
【図5】 図５は、電源電圧が変動する場合の増幅器の構成例を示す図である。
【図6】 図６は、縦積み接続されたＦＥＴにおいて電源電圧が比較的高い場合の各段のドレイン－ソース間電圧Ｖｄｓの状態を示す図である。
【図7】 図７は、縦積み接続されたＦＥＴにおいて電源電圧が比較的低い場合の各段のドレイン－ソース間電圧の状態を示す図である。
【図8】 図８は、第１比較例による増幅回路を示す回路図である。
【図9】 図９は、図８に示す増幅回路の動作例を示す図である。
【図10】 図１０は、図８に示す増幅回路の動作例を示す図である。
【図11】 図１１は、第２比較例による増幅回路を示す回路図である。
【図12】 図１２は、図１１に示す増幅回路の動作例を示す図である。
【図13】 図１３は、図１１に示す増幅回路の動作例を示す図である。
【図14】 図１４は、第１実施形態による増幅回路を示す回路図である。
【図15】 図１５は、図１４に示す増幅回路の動作例を示す図である。
【図16】 図１６は、図１４に示す増幅回路の動作例を示す図である。
【図17】 図１７は、図１４に示す増幅回路の動作例を示す図である。
【図18】 図１８は、第２実施形態による増幅回路を示す回路図である。
【図19】 図１９は、第３実施形態による増幅回路を示す回路図である。
【図20】 図２０は、第４実施形態による増幅回路を示す回路図である。
【図21】 図２１は、ドライバ段をＳｉ、パワー段をＧａＡｓで構成したＨｙｂｒｉｄ増幅回路の例を示す回路図である。

代表図 図1本件の代表的な図

１１～１７ ＦＥＴ ２０ 分圧抵抗回路 ２１～２５、３１～３５ 抵抗 ４１～４５ キャパシタ ５０、５０ａ、５０ｂ クランプ回路 ５１ 比較回路 ５２、５２ａ トランジスタ ６０ 定電流源 ７０ クランプ電圧生成回路 １００、１００ａ～１００ｄ、１０１、２００ 増幅回路 ２５０ａ～２５０ｄ バイアス生成回路 ３００ 入力整合回路 ４００ 段間整合回路 ５００ 出力整合回路 ８００、９００ 基板 １０００ 電力増幅回路 Ｌ チョークコイル ＭＮ 整合回路 Ｖｄｄ 電源

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