技術分野
本出願は、容量性処理デバイスおよび容量性処理デバイスを形成する方法に関する。より詳細には、本出願は、不揮発性チューナブル容量性処理ユニット(CPU)デバイスおよびその人工知能(AI)ハードウェアへの適用
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
本発明の例としての実施形態による、製造のアモルファス段階および結晶段階の間の、本出願のチューナブル・キャパシタ・デバイスの断面図である。
【図2】
本発明の例としての実施形態による、製造のアモルファス段階および結晶段階の間の、本出願の別のチューナブル・キャパシタ・デバイスの断面図である。
【図3】
本発明の例としての実施形態による、チューニング段階の間の、本出願の別のチューナブル・キャパシタ・デバイスの様々な図を示す。
【図4】
本発明の例としての実施形態による、製造のアモルファス段階および結晶段階の間の、本出願の円筒型チューナブル・キャパシタ・デバイスの断面図である。
【図5】
本発明の例としての実施形態による、本出願の円筒型チューナブル・キャパシタ・デバイスの断面図を示す。
【図6】
本発明の例としての実施形態による、円筒型キャパシタ・デバイスおよびデバイスの等価回路とも呼ばれる集中定数回路の断面図である。
【図7】
本発明の例としての実施形態による、中間キャパシタンス状態の円筒型キャパシタ・デバイスおよびデバイスの等価回路の断面図である。
【図8】
本発明の例としての実施形態による、チューナブル・キャパシタ・デバイスを充電する(相I)ためのニューラル・ネットワークの回路アレイ図である。
【図9】
本発明の例としての実施形態による、チューナブル・キャパシタ・デバイスの放電(相II)中の、図8の回路アレイ図の第2の時間相を示す図である。
【図10】
本発明の例としての実施形態による、チューナブル・キャパシタ・デバイスを形成する方法のフローチャートである。
【図11】
本発明の例としての実施形態による、チューナブル・キャパシタ・デバイスを形成する方法を実行するサーバ・コンピュータのコンポーネントのブロック図である。
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