特許7852956IP Force 特許公報全文掲載

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技術分野

電源回路

要約特許出願時に添付された[要約書]

【課題】インダクタ内のコアの損失を低減させることのできる電源回路を提供する。
【解決手段】電源回路は、１次側巻線および２次側巻線を有するトランスと、４つのスイッチング素子を有するフルブリッジ回路と、前記１次側巻線と前記フルブリッジ回路との間に設けられるインダクタと、前記インダクタに流れる電流が一方向になるよう構成される整流回路と、を備える。
【選択図】図８

発明が解決しようとする課題[発明の詳細な説明]から抜粋

特許文献１に関連する電源では、インダクタ内のコアの損失を低減させることのできる技術が求められている。

課題を解決するための手段[発明の詳細な説明]から抜粋

本開示の一態様によれば、電源回路は、１次側巻線および２次側巻線を有するトランスと、４つのスイッチング素子を有するフルブリッジ回路と、前記１次側巻線と前記フルブリッジ回路との間に設けられるインダクタと、前記インダクタに流れる電流が一方向になるよう構成される整流回路と、を備える。

発明の効果[発明の詳細な説明]から抜粋

本開示の各態様によれば、インダクタ内のコアの損失を低減させることができる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本開示のいくつかの実施形態にかかる電源回路の構成の一例を示す図である。
【図2】 本開示のいくつかの実施形態にかかるスイッチング素子がＭＯＳトランジスタである場合の電源回路の構成の一例を示す図である。
【図3】 本開示のいくつかの実施形態にかかる磁気ヒステリシス曲線の一例を示す図である。
【図4】 本開示のいくつかの実施形態にかかる電源回路のタイムチャートの一例を示す図である。
【図5】 本開示のいくつかの実施形態にかかる電源回路の構成の一例を示す図である。
【図6】 本開示のいくつかの実施形態にかかる電源回路の構成の一例を示す図である。
【図7】 本開示のいくつかの実施形態にかかる電源回路の構成の一例を示す図である。
【図8】 本開示のいくつかの実施形態にかかる電源回路の構成の一例を示す図である。
【図9】 少なくとも１つのコンピュータの構成を示す概略ブロック図である。

代表図 図8本件の代表的な図

１・・・電源回路 ５・・・コンピュータ ６・・・ＣＰＵ ７・・・メインメモリ ８・・・ストレージ ９・・・インターフェース １０・・・電源制御部 Ｃｉｎ・・・キャパシタ Ｃｏ・・・キャパシタ Ｄ１、Ｄ２・・・ダイオード ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４・・・寄生ダイオード Ｄｒ１、Ｄｒ２、Ｄｒ３、Ｄｒ４・・・ダイオード ＬＤ・・・負荷 Ｌｏ、Ｌｒ・・・インダクタ Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・スイッチング素子 Ｔ１・・・トランス ＴＬ１・・・第１巻線 ＴＬ２・・・第２巻線 Ｖｉｎ・・・直流電圧源

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