特許 7890344出願番号特願 2024-34578
ブロック領域に対するバリアを伴う電荷トラップ構造

出願人マイクロン　テクノロジー，　インク．（識別番号 595168543）

2026年特許公開件数ランキング 534位 33件（※）

2026年特許取得件数ランキング 2047位 5件（※）

公報発行日　2026年7月14

公報URL　https://ipforce.jp/patent-jp-P_B1-7890344　ログイン済みの方はこのURLへ

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※ 共同出願を含む

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［優先権出願］本出願は、２０１７年８月１１日に出願された、米国特許出願第１５／６７５，２２３号の優先権の利益を主張する。この文献は、その全体が、参照することにより、本明細書に組み込まれる。

【図1A】様々な、様々な電子装置に含めることができる例示的な電荷トラップ構造の断面図である。

【図1B】様々な、複数の構成要素を伴う構造を有する例示的なゲートの断面図である。

【図2A】様々な、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。

【図2B】様々な、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。

【図2C】様々な、酸化アルミニウムの誘電体バリア領域を有する電荷トラップ構造と、酸化ハフニウムの誘電体バリア領域を有する電荷トラップ構造との比較を示す図である。

【図3】様々な、サイクル条件に対するセルの劣化のプロットである。

【図4】様々な、３次元メモリデバイスのメモリアレイの、ブロックアーキテクチャとページアドレスマッピングとを示す概略図である。

【図5】様々な、電荷トラップ構造を形成する例示的方法の特徴のフロー図である。

【図6】様々な、電荷トラップ構造を形成する例示的方法の特徴のフロー図である。

【図7A】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7B】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7C】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7D】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7E】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7F】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7G】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図7H】様々な、垂直なスタックで電荷トラップ構造を形成する例示的方法の各段を示す図である。

【図8】様々な、複数の電子的構成要素を有するウェーハの実施例を示す図である。

【図9】様々な、メモリセルとしての電荷トラップ構造のアレイで構築されたメモリを含む、例示的システムのブロック図である。

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