特許7896985IP Force 特許公報全文掲載

技術分野

一般に、プロセッサ、集積回路(IC)などの処理ユニットを含む電子システムに関し、より具体的には、PLL位相周波数検出器から受信されるパルスを切り捨てる位相ロックループ(PLL)

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 1つ以上の実施形態による、パルスリミッタを含む位相ロックループを図示しているブロック図である。
【図2】 1つ以上の実施形態による、パルスリミッタを図示しているブロック論理図である。
【図3】 1つ以上の実施形態による、パルスリミッタの特徴を図示しているブロック論理図である。
【図4】 1つ以上の実施形態による、位相ロックループによって受信される基準クロック信号と、位相ロックループからの帰還クロック信号の波形図である。
【図5】 1つ以上の実施形態に従って説明されるパルスリミッタを含まない位相ロックループの波形応答である。
【図6】 1つ以上の実施形態に従って説明されるパルスリミッタを含む位相ロックループの波形応答である。
【図7】 1つ以上の実施形態による、位相ロックループパルス切り捨て位相ロックループパルス切り捨て方法を図示しているブロック図である。
一般的な方法に従い、図面に図示されている様々な特徴は、縮尺通りに描かれていない場合がある。したがって、様々な特徴の寸法は、明確性のために任意に拡大または縮小される場合がある。さらに、図面の一部は、所定のシステム、方法、または装置の構成要素のすべてを描写していない場合がある。最後に、同様の参照数字は、本明細書および図面全体を通して同様の特徴を示すために使用される場合がある。

代表図 図1本件の代表的な図

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