特許 7910127出願番号特願 2024-505074
デジタルコンピュートインメモリのための折り畳み列加算器アーキテクチャ

出願人クゥアルコム・インコーポレイテッド（識別番号 595020643）

2026年特許公開件数ランキング 229位 93件（※）

2026年特許取得件数ランキング 113位 152件（※）

公報発行日　2026年8月24

公報URL　https://ipforce.jp/patent-jp-P_B1-7910127　ログイン済みの方はこのURLへ

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※ 共同出願を含む

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序論 [0002]本開示の態様は、機械学習タスクを実施することに関し、詳細には、コンピューテーションインメモリ（computation-in-memory）アーキテクチャ

【図1A】 [0012]本開示の態様によって実装され得る、様々なタイプのニューラルネットワークの例を示す図。

【図1B】本開示の態様によって実装され得る、様々なタイプのニューラルネットワークの例を示す図。

【図1C】本開示の態様によって実装され得る、様々なタイプのニューラルネットワークの例を示す図。

【図1D】本開示の態様によって実装され得る、様々なタイプのニューラルネットワークの例を示す図。

【図2】 [0013]本開示の態様によって実装され得る、旧来の畳み込み演算の一例を示す図。

【図3A】 [0014]本開示の態様によって実装され得る、深さ単位分離可能畳み込み（depthwise separable convolution）演算の例を示す図。

【図3B】本開示の態様によって実装され得る、深さ単位分離可能畳み込み演算の例を示す図。

【図4】 [0015]コンピュートインメモリ（ＣＩＭ：compute-in-memory）回路のための８トランジスタ（８Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとして実装された例示的なメモリセルを示す図。

【図5A】 [0016]本開示のいくつかの態様による、ＣＩＭのための回路を示す図。

【図5B】 [0017]加算器回路の例示的な一実装形態を示す図。

【図5C】 [0018]累算器の例示的な一実装形態を示す図。

【図6】 [0019]本開示のいくつかの態様による、ビット列加算器ツリーを使用して実装されたＣＩＭのための回路を示す図。

【図7】 [0020]本開示のいくつかの態様による、図６の回路に関連する信号を示すタイミング図。

【図8A】 [0021]本開示のいくつかの態様による、重みの構成可能なビットサイズをもつＣＩＭ回路を示すブロック図。

【図8B】本開示のいくつかの態様による、重みの構成可能なビットサイズをもつＣＩＭ回路を示すブロック図。

【図8C】本開示のいくつかの態様による、重みの構成可能なビットサイズをもつＣＩＭ回路を示すブロック図。

【図9】 [0022]本開示のいくつかの態様による、インメモリ計算のための例示的な動作を示す流れ図。

【図10】 [0023]本開示のいくつかの態様による、ニューラルネットワークにおける信号処理のための動作を実施するように構成された例示的な電子デバイスを示す図。

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