特許7912676IP Force 特許公報全文掲載

技術分野

駆動回路に関し、より特定的には並列接続された複数の電力用半導体素子を駆動するための駆動回路

発明が解決しようとする課題[発明の詳細な説明]から抜粋

の特開2021-044963号公報(特許文献1)に開示された駆動回路では、並列接続された複数の半導体素子にそれぞれ対応した異常検出端子が設けられ、各半導体素子のセンスエミッタに接続された検出抵抗を流れる電流が検出される。このように全ての半導体素子の異常を検出する構成の場合、異常検出回路が大型かつ複雑になりやすいという問題がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

一態様において、互いに並列接続された複数の電力用半導体素子を駆動するための駆動回路は、共通基板と複数の個別基板とを備える。共通基板は、並列接続された全ての電力用半導体素子のオンおよびオフを制御するための共通の駆動信号を生成する。複数の個別基板の各々は、複数の電力用半導体素子のうちの対応する電力用半導体素子に対して個別に設けられ、対応する電力用半導体素子に駆動信号を供給する。複数の個別基板・・・ 続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

の態様によれば、の複数の個別基板のうちの一つの個別基板または一部の個別基板の各々に異常検出用の検出回路を設けることにより、並列接続した複数の電力用半導体素子のいずれかで生じた短絡状態を簡易な構成で検出し、これらの電力用半導体素子を保護することができる。

この特許の権利範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 実施の形態1に係る駆動回路の構成例を示す図である。
【図2A】 図1の論理演算回路14、検出回路41およびスイッチング回路11の一例を示す回路図である。
【図2B】 図2AのSRFF回路18の真理値表を示す図である。
【図3】 実施の形態1に係る駆動回路の構成の他の例を示す図である。
【図4】 図1のソフト遮断回路15の構成例を示す回路図である。
【図5】 実施の形態1の変形例による駆動回路の構成例を示す図である。
【図6】 実施の形態2に係る駆動回路の構成例を示す図である。
【図7】 IGBTのゲート電荷特性の一例を示す図である。
【図8】 実施の形態2の変形例による駆動回路の構成例を示す図である。
【図9】 実施の形態3に係る駆動回路の構成例を示す図である。
【図10】 実施の形態3の変形例による駆動回路の構成例を示す図である。
【図11A】 並列接続された複数のIGBTにおいて、各IGBTの電流および電圧にばらつきが生じる理由を説明するための図である。
【図11B】 並列接続された複数のIGBTにおいて、各IGBTのオン抵抗にばらつきが生じる理由を説明するための図である。
【図12】 電力変換装置の一相分の主回路の構成例を示す図である。
【図13】 電力変換装置の一相分の主回路の他の構成例を示す図である。
【図14A】 図13に示す主回路の上アームを駆動する駆動回路の一例を示す図である。
【図14B】 図13に示す主回路の上アームを駆動する駆動回路の他の例を示す図である。
【図14C】 他の構成例の主回路の上アームを駆動する駆動回路の例を示す図である。
【図14D】 図14Cに示す主回路の上アームを駆動する駆動回路の他の例を示す図である。
【図15】 実施の形態5に係る駆動回路の構成例を示す図である。
【図16】 実施の形態5の変形例による駆動回路の構成例を示す図である。

代表図 図1本件の代表的な図

1~9 駆動回路、10 共通基板、11 スイッチング回路、12 ターンオン回路、13 ターンオフ回路、14 論理演算回路、15,21a~21c ソフト遮断回路、16a,16b NOT回路、17 AND回路、18 SRFF回路、19a,19b スイッチング素子、20a,20b 共通ゲート抵抗、20c 出力ノード、23 MOSFET、24,26 抵抗素子、25 ダイオード、30~34 個別基板、41~44 検出回路、41A 検出部、41B 信号保持部、52 個別ゲート抵抗、61n~66n,61p~66p IGBT(電力用半導体素子)、101~105 主回路、A1 駆動信号出力端子、CS 制御信号、D1,D2c,D2a 検出信号入力端子、DRC 駆動指令、DRS 駆動信号、DTS 検出信号(異常検出信号)、F1 検出信号出力端子、GND グランド、N 負側端子、N1~N7 負側ノード、P 正側端子、P1~P7 正側ノード、U1~U6 接続ノード、S1 制御信号入力端子、U U相負荷端子、VDD 電源ノード。

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