特表2025-510380IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】演算増幅器における誤差を低減するための方法及び装置
(51)【国際特許分類】
   
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】202241017794
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(31)【優先権主張番号】17/897,958
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】クナル カランジカール
(72)【発明者】
【氏名】ラマナン アール ヴェンカタ
(72)【発明者】
【氏名】スリニヴァサ ビーエス チャクラヴァーシー
(72)【発明者】
【氏名】ペル トーステイン ロイン
【テーマコード（参考）】
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA47
5J500AC03
5J500AC12
5J500AC13
5J500AF18
5J500AH10
5J500AH25
5J500AK01
5J500AK02
5J500AK09
5J500AK11
5J500AK19
5J500AK34
5J500AM17
5J500AS15
5J500AT01
5J500DN01
5J500DN22
5J500DN23
5J500DP01
(57)【要約】
例示のデバイス（１０５）が、制御信号（１１８）に基づく第１の状態（２０２）において、第１のスイッチ入力を第１のスイッチ出力に接続し、第２のスイッチ入力を第２のスイッチ出力に接続し、制御信号に基づく第２の状態（２０４）において、第１のスイッチ入力を第２のスイッチ出力に接続し、第２のスイッチ入力を第１のスイッチ出力に接続するように構成されるスイッチ回路要素（１０６Ａ）と、制御信号に応答して、利得及び第１の状態における接続に基づいて第１の電圧（Ｖ１、１１２）を生成し、制御信号に応答して、利得及び第２の状態における接続に基づいて第２の電圧（Ｖ２、１１２）を生成するように構成される演算増幅器（１１０）と、入力電圧と利得との乗算に基づいて、第１の電圧（Ｖ１、１１２）及び第２の電圧（Ｖ２、１１２）をデジタル値（５０４）に変換するように構成される、アナログデジタルコンバータ（ＡＤＣ）（１１６）とを含む。

【特許請求の範囲】
【請求項】
デバイスであって、
スイッチ回路要素と、
アナログデジタルコンバータ（ＡＤＣ）と、
を含み、
前記スイッチ回路要素が、
入力電圧に結合される第１のスイッチ入力と、
演算増幅器の正の入力端子に結合される第１のスイッチ出力と、
前記演算増幅器の出力に結合される第２のスイッチ入力と、
前記演算増幅器の負の入力端子に結合される第２のスイッチ出力と、
を有し、
前記スイッチ回路要素が、
制御信号に基づく第１の状態において、前記第１のスイッチ入力を前記第１のスイッチ出力に接続し、前記第２のスイッチ入力を前記第２のスイッチ出力に接続し、
前記制御信号に基づく第２の状態において、前記第１のスイッチ入力を前記第２のスイッチ出力に接続し、前記第２のスイッチ入力を前記第１のスイッチ出力に接続する、
ように構成され、
前記演算増幅器が、
前記制御信号に応答して、利得及び前記第１の状態における前記スイッチ回路要素に基づいて第１の電圧を生成し、
前記制御信号に応答して、前記利得及び前記第２の状態における前記スイッチ回路要素に基づいて第２の電圧を生成する、
ように構成され、
前記ＡＤＣが、前記入力電圧と前記利得の乗算に基づいて、前記第１の電圧及び第２の電圧をデジタル値に変換するように構成される、
デバイス。
【請求項】
請求項１に記載のデバイスであって、
前記制御信号が、所与の時間において前記第１の状態又は前記第２の状態の一方に対応し、
前記スイッチ回路要素がさらに、前記制御信号に基づいて、前記第１の状態又は前記第２の状態において入力を出力に接続するかどうかを判定するように構成される、
デバイス。
【請求項】
請求項２に記載のデバイスであって、前記演算増幅器がさらに、
前記制御信号が前記第１の状態に対応するという判定に応答して、前記第１の電圧を生成し、
前記制御信号が前記第２の状態に対応するという判定に応答して、前記第２の電圧生成する、
ように構成される、
デバイス。
【請求項】
請求項２に記載のデバイスであって、前記制御信号が、前記ＡＤＣによって決定される周波数で、前記第１の状態に対する第１の対応と前記第２の状態に対する第２の対応との間で交番する、デバイス。
【請求項】
請求項４に記載のデバイスであって、
前記第１の電圧が第１の演算増幅器電圧であり、
前記第２の電圧が第２の演算増幅器電圧であり、
前記ＡＤＣがさらに、
或る時間量にわたって前記第１の状態に対応して前記制御信号を提供することと、
前記時間量の間、前記演算増幅器の前記出力の第１の記録される電圧を生成することであって、前記第１の記録される電圧と前記第１の演算増幅器電圧との間の差が閾値を満足する、前記生成することと、
前記時間量の後、前記第２の状態に対応してチョップ制御信号を提供することと、
前記演算増幅器の前記出力と前記第２の演算増幅器電圧との間の差が前記閾値を満足するまで待機することと、
待機した後、前記演算増幅器の前記出力の第２の記録される電圧を生成することと、
を行うように構成される、
デバイス。
【請求項】
請求項１に記載のデバイスであって、前記スイッチ回路要素、前記演算増幅器、及び前記ＡＤＣが、集積回路上に共に実装される、デバイス。
【請求項】
請求項１に記載のデバイスであって、
前記スイッチ回路要素が第１のスイッチ回路要素であり、
前記演算増幅器がさらに第２のスイッチ回路要素を含み、
前記第２のスイッチ回路要素が、前記制御信号に基づいて前記第１の状態において第１の接続をなし、
前記第２のスイッチ回路要素が、前記制御信号に基づいて前記第２の状態において第２の接続をなす、デバイス。
【請求項】
デバイスであって、
スイッチ回路要素と、
アナログデジタルコンバータ（ＡＤＣ）と、
プロセッサ回路要素と、
を含み、
前記スイッチ回路要素が、
入力電圧に結合される第１のスイッチ入力と、
演算増幅器の正の入力端子に結合される第１のスイッチ出力と、
前記演算増幅器の出力に結合される第２のスイッチ入力と、
前記演算増幅器の負の入力端子に結合される第２のスイッチ出力と、
を有し、
前記スイッチ回路要素が、
制御信号に基づく第１の状態において、前記第１のスイッチ入力を前記第１のスイッチ出力に接続し、前記第２のスイッチ入力を前記第２のスイッチ出力に接続し、
前記制御信号に基づく第２の状態において、前記第１のスイッチ入力を前記第２のスイッチ出力に接続し、前記第２のスイッチ入力を前記第１のスイッチ出力に接続する、
ように構成され、
前記演算増幅器が、
前記制御信号に応答して、利得及び前記第１の状態における前記スイッチ回路要素に基づいて第１の電圧を生成し、
前記制御信号に応答して、前記利得及び前記第２の状態における前記スイッチ回路要素に基づいて第２の電圧を生成する、
ように構成され、
前記ＡＤＣが、前記演算増幅器に結合される入力と、メモリに結合される出力とを有し、
前記ＡＤＣが、
前記入力電圧と前記利得の乗算に基づいて、前記第１の電圧及び第２の電圧をデジタル値に変換し、
前記デジタル値を前記メモリに格納する、
ように構成され、
前記プロセッサ回路要素が、前記メモリに結合される入力を有し、前記プロセッサ回路要素が、前記デジタル値に基づいて或る行為を行うように構成される、
デバイス。
【請求項】
請求項８に記載のデバイスであって、前記制御信号が、前記ＡＤＣによって決定される周波数で、前記第１の状態に対する第１の対応と前記第２の状態に対する第２の対応との間で交番する、デバイス。
【請求項】
請求項９に記載のデバイスであって、
前記第１の電圧及び前記第２の電圧のデジタル値への前記変換が、第１の変換であり、
前記ＡＤＣがさらに、前記第１の電圧及び前記第２の電圧の複数のデジタル値への複数の変換を実施するように構成され、
前記ＡＤＣが前記第１の対応と前記第２の対応の間で交番する速度が、前記演算増幅器の前記出力の変換の速度に基づく、デバイス。
【請求項】
請求項８に記載のデバイスであって、
前記第１の電圧が第１の演算増幅器電圧であり、
前記第２の電圧が第２の演算増幅器電圧であり、
前記ＡＤＣがさらに、
或る時間量にわたって前記第１の状態に対応して前記制御信号を提供することと、
前記時間量の間、前記演算増幅器の前記出力の第１の記録される電圧を生成することであって、前記第１の記録される電圧と前記第１の演算増幅器電圧との間の差が閾値を満足する、前記生成することと、
前記時間量の後、前記第２の状態に対応して前記制御信号を提供することと、
前記演算増幅器の前記出力と前記第２の演算増幅器電圧との間の差が前記閾値を満足するまで待機することと、
待機した後、前記演算増幅器の前記出力の第２の記録される電圧を生成することと、
を行うように構成される、
デバイス。
【請求項】
請求項８に記載のデバイスであって、前記スイッチ回路要素、前記演算増幅器、前記ＡＤＣ、前記メモリ、及び前記プロセッサ回路要素が、マイクロプロセッサにおいて共に実装される、デバイス。
【請求項】
請求項８に記載のデバイスであって、前記第１の電圧及び前記第２の電圧をデジタル値に変換するために、前記ＡＤＣがさらに、
前記演算増幅器が前記第１の電圧を生成する第１の期間にわたって前記演算増幅器の前記出力をサンプリングし、
前記演算増幅器が前記第２の電圧を生成する第２の期間にわたって前記演算増幅器の前記出力をサンプリングし、
前記第１の期間からのサンプルと前記第２の期間からのサンプルとの平均に基づいて、前記デジタル値を計算する、
ように構成される、
デバイス。
【請求項】
方法であって、
第１のスイッチ入力を入力電圧に結合することと、
第１のスイッチ出力を演算増幅器の正の入力端子に結合することと、
第２のスイッチ入力を前記演算増幅器の出力に結合することと、
第２のスイッチ出力を前記演算増幅器の負の入力端子にすることと、
制御信号に基づく第１の状態におけるスイッチ回路要素を用いて、前記第１のスイッチ入力を前記第１のスイッチ出力に接続し、前記第２のスイッチ入力を前記第２のスイッチ出力に接続することと、
前記制御信号に基づく第２の状態における前記スイッチ回路要素を用いて、前記第１のスイッチ入力を前記第２のスイッチ出力に接続し、前記第２のスイッチ入力を前記第１のスイッチ出力に接続することと、
前記演算増幅器を用いて及びチョップ制御信号に応答して、利得及び前記第１の状態における前記接続に基づいて第１の電圧を生成することと、
前記演算増幅器を用いて及び前記チョップ制御信号に応答して、前記利得及び前記第２の状態における前記接続に基づいて第２の電圧を生成することと、
アナログデジタルコンバータ（ＡＤＣ）を用いて、前記入力電圧と前記利得の乗算に基づいて、前記第１の電圧及び前記第２の電圧をデジタル値に変換することと、
を含む、方法。
【請求項】
請求項１４に記載の方法であって、前記ＡＤＣを用いて、前記第１の状態に対する第１の対応と前記第２の状態に対する第２の対応との間で交番するように前記制御信号を生成することをさらに含む、方法。
【請求項】
請求項１５に記載の方法であって、
前記第１の電圧及び前記第２の電圧をデジタル値に変換することが、第１の変換であり、
前記方法がさらに、前記ＡＤＣを用いて、前記第１の電圧及び前記第２の電圧の複数のデジタル値への複数の変換を実施することを含み、
前記ＡＤＣが前記第１の対応と前記第２の対応の間で交番する速度が、前記演算増幅器の前記出力の変換の速度に基づく、方法。
【請求項】
請求項１４に記載の方法であって、
前記第１の電圧が第１の演算増幅器電圧であり、
前記第２の電圧が第２の演算増幅器電圧であり、
前記方法がさらに、
前記ＡＤＣを用いて、或る時間量にわたって前記第１の状態に対応して前記チョップ制御信号を提供することと、
前記ＡＤＣを用いて、前記時間量の間、前記演算増幅器の前記出力の第１の記録される電圧を生成することであって、前記第１の記録される電圧と前記第１の演算増幅器電圧との間の差が閾値を満足する、前記生成することと、
前記ＡＤＣを用いて、前記時間量の後、対応して前記チョップ制御信号を提供することと、
前記演算増幅器の前記出力と前記第２の演算増幅器電圧との間の差が前記閾値を満足するまで待機することと、
待機した後、前記ＡＤＣを用いて、前記演算増幅器の前記出力の第２の記録される電圧を生成することと、
を含む、方法。
【請求項】
請求項１４に記載の方法であって、前記スイッチ回路要素、前記演算増幅器、及び前記ＡＤＣを、集積回路上に共に実装することをさらに含む、方法。
【請求項】
請求項１４に記載の方法であって、前記第１の電圧及び前記第２の電圧をデジタル値に変換することがさらに、
前記ＡＤＣを用いて、前記演算増幅器が前記第１の電圧を生成する第１の期間にわたって前記演算増幅器の（前記？）出力をサンプリングすることと、
前記演算増幅器が前記第２の電圧を生成する第２の期間にわたって前記演算増幅器の前記出力をサンプリングすることと、
前記第１の期間からのサンプルと前記第２の期間からのサンプルとの平均に基づいて、前記デジタル値を記計算することと、
を含む、方法。
【請求項】
請求項１４に記載の方法であって、
前記スイッチ回路要素が第１のスイッチ回路要素であり、
前記方法がさらに、
前記演算増幅器内において第２のスイッチ回路要素を実装することと、
前記制御信号に基づいて、前記第１の状態において、第２のスイッチ回路要素入力を第２のスイッチ回路要素出力に接続することと、
前記制御信号に基づいて、前記第２の状態において、第２のスイッチ回路要素入力を第２のスイッチ回路要素出力に接続することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【】
本記載は、概して、演算増幅器（オペアンプ）に関し、より詳細には、演算増幅器における誤差を低減するための方法及び装置
【背景技術】
【】
演算増幅器は、入力電圧に対して増幅される出力電圧を生成するためにアナログ回路要素においてしばしば用いられる。幾つかの例において、演算増幅器の入力電圧に対する演算増幅器の出力電圧の比を、演算増幅器の利得と称する。負帰還ループなどの幾つかの構成において、演算増幅器の利得は、外部構成要素によって構成され得る。
【発明の概要】
【】
演算増幅器における誤差を低減するための方法及び装置について、例示のデバイスが、制御信号に基づく第１の状態において、第１のスイッチ入力を第１のスイッチ出力に接続し、第２のスイッチ入力を第２のスイッチ出力に接続し、制御信号に基づく第２の状態において、第１のスイッチ入力を第２のスイッチ出力に接続し、第２のスイッチ入力を第１のスイッチ出力に接続するように構成されるスイッチ回路要素と、制御信号に応答して、利得及び第１の状態における接続に基づいて第１の電圧を生成し、制御信号に応答して、利得及び第２の状態における接続に基づいて第２の電圧を生成するように構成される演算増幅器と、入力電圧と利得の乗算に基づいて、第３の電圧及び第４の電圧をデジタル値に変換するように構成されるアナログデジタルコンバータ（ＡＤＣ）とを含む。
【図面の簡単な説明】
【】
【図】コンピュータシステムの例示のブロック図である。
【】
【図】図１の例示のオフセットコントローラ回路要素の例示のブロック図を示す。
【】
【図】図１のスイッチ回路要素及び演算増幅器の例示の回路図である。
【】
【図】図１のアナログデジタル変換器（ＡＤＣ）回路要素の例示のブロック図である。
【】
【図】図１の動作出力信号、チョップ制御信号、及びＡＤＣ出力信号、並びに、図４のＡＤＣ変換開始（ＳＯＣ：start of conversion）信号及びサンプル出力信号を図示するタイミングチャートを示す。
【】
【図】図１のオフセットコントローラ回路要素の誤差を記述するヒストグラムである。
【】
図面において、（機能上及び／又は構造上）同じ又は類似の特徴を示すために同じ参照番号又は他の参照指示子が用いられている。
【発明を実施するための形態】
【】
図面は必ずしも一定の縮尺で描かれていない。概して、図面及び本願における同じ参照番号は同じ又は同様の部品を指す。図面は領域を明瞭な線及び境界で示すが、これらの線及び／又は境界の一部又は全部は理想化されていることがある。実際には、境界及び／又は線は観察不可能であったり、混ざっていたり、及び／又は不規則である場合がある。
【】
演算増幅器は、信号処理、センシング、制御システムなどを含めて広範な応用例において用いられる。多くの応用例において、演算増幅器は、演算増幅器の出力を用いて付加的な計算を実施するシステムにおける初期計算として用いられる。このような応用例において、演算増幅器の性能は、システムの性能に全体として大きな影響を及ぼし得る。そのため、電子機器製造業者は、演算増幅器の性能及び精度を継続的に向上させようと努めることがある。
【】
演算増幅器の性能を特徴付ける方式の一つはオフセット電圧である。オフセット電圧とは、演算増幅器によって生成される電圧が、予期される電圧から異なる誤差を指す。例えば、利得が１０である演算増幅器は、１ｍＶの信号に応答して１０．２ミリボルト（ｍＶ）を出力し得るが、ここで、０．２ｍＶはオフセット電圧に起因する。オフセット電圧は、演算増幅器内のトランジスタの入力段において受け取られる電圧間の差に起因して生じ得る。また、オフセット電圧の大きさは、演算増幅器の温度の影響を受ける。温度ドリフトは、温度変化に応答してオフセット電圧がどの程度変化するかを定量化する指標であり、演算増幅器の性能を特徴付けるためにも用いられ得る。
【】
幾つかの例において、電子機器製造業者は、チョッピング技術を用いてオフセット電圧を軽減し得る。チョッピング技術を用いると、演算増幅器の出力は、最大値Ｇ×（入力電圧＋オフセット電圧）と、最小値Ｇ×（入力電圧－オフセット電圧）との間で交番する方形波として特徴付けることができ、ここで、Ｇは演算増幅器の利得を指す。チョッピング技術を利用する以前の解決策は、最大電圧と最小電圧を平均化するための周波数フィルタを実装することによってオフセット電圧を軽減し得、それによってオフセット電圧の振れが除去される。しかし、チョッピングを利用する以前の解決策は、演算増幅器及び周波数フィルタの両方を実装するために集積回路に付加的なスペースが必要になり得、製造コストの増加につながる。
【】
本明細書において説明する例示の方法、システム、及び装置では、例示のアナログ－デジタルコンバータ（ＡＤＣ）を含む集積回路（マイクロプロセッサなど）に実装される例示の演算増幅器を説明する。有利にも、チョッピング技術を用いることにより生じるオフセットの振れは、例示のＡＤＣが演算増幅器の出力をサンプリングするときに除去される。そのため、本明細書の例では、周波数フィルタなどのマイクロプロセッサの外にある回路要素を用いることなくオフセット電圧を除去する技術を説明する。また、例示の演算増幅器は、例示のＡＤＣによって決定される速度で、Ｇ×（入力電圧＋オフセット電圧）と、Ｇ×（入力電圧－オフセット電圧）との間で交番する。その結果、例示の演算増幅器は、以前の解決策よりも小さいオフセット電圧及び低い温度ドリフトを示し得る。
【】
図１は、例示のコンピュータシステム１００の例示のブロック図である。例示のコンピュータシステム１００は、例示の電圧源１０２、例示の入力電圧１０４、例示のオフセットコントローラ回路要素１０５、例示のＡＤＣ出力信号１２０、例示のメモリ１２２、及び例示のプロセッサ回路要素１２４を含む。例示のオフセットコントローラ回路要素１０５は、例示のスイッチ回路要素１０６Ａ、例示のオフセット電圧１０８、例示の演算増幅器１１０、例示のオペアンプ出力信号（ＯＰＡＯＵＴ）１１２、例示の分圧器１１４、例示のＡＤＣ１１６、及び例示のチョップ制御信号１１８を含む。
【】
例示の電圧源１０２は入力電圧１０４を生成する。例示の電圧源１０２は、任意のタイプのデバイスとして実装され得、任意の目的のための入力電圧１０４を生成し得る。例えば、電圧源１０２は、測定を実施するために入力電圧１０４を生成するセンサ回路要素であり得る。別の例において、電圧源１０２は、伝送媒体（例えば、セルネットワーク、ケーブルなど）を介してデータを受け取ることに応答して入力電圧１０４を生成する送受信機回路要素であり得る。幾つかの例において、入力電圧１０４は時間の経過とともに変化し得る。
【】
例示のオフセットコントローラ回路要素１０５は、電圧源１０２から入力電圧１０４を受け取り、入力電圧を表すデジタル値（すなわち、「０」ビット及び「１」ビット）を生成する。デジタル値は、例示のＡＤＣ出力信号１２０と称することがある。例示のオフセットコントローラ回路要素１０５内の構成要素は、集積回路上に共に実装され得る。幾つかの例において、例示の電圧源１０２、例示のモリ１２２、及び例示のプロセッサ回路要素１２４の一つ又は複数が、例示のオフセットコントローラ回路要素１０５と同じ集積回路上に実装され得る。他の例において、例示の電圧源１０２、例示のモリ１２２、及び例示のプロセッサ回路要素１２４の一つ又は複数が、例示のオフセットコントローラ回路要素１０５とは別に実装されてもよい。
【】
例示のオフセットコントローラ回路要素１０５内において、例示のスイッチ回路要素１０６Ａは複数のスイッチを含む。例示のスイッチ回路要素１０６Ａは、二つの入力及び二つの出力を有する。例示のスイッチ回路要素１０６Ａは、チョップ制御信号１１８に基づいて、第１の状態と第２の状態との間で遷移する。第１の状態において、例示のスイッチ回路要素１０６Ａの各々において、第１の入力が第１の出力に接続され、第２の入力が第２の出力に接続される。第２の状態において、例示のスイッチ回路要素１０６Ａにおいて、第１の入力が第２の出力に接続され、第２の入力が第１の出力に接続される。例示のスイッチ回路要素１０６Ａは、図２に関連してさらに説明する。
【】
例示のオフセットコントローラ回路要素１０５内において、例示のオフセット電圧１０８は、演算増幅器１１０における内部誤差を表す。図１に示す例において、例示のオフセット電圧１０８は、誤差を視覚的に示すとともに、演算増幅器１１０を理想的なオペアンプとして機能的に記述し得るように、演算増幅器１１０の外に表されている。理想的なオペアンプは、無限大の入力インピーダンスを有し、出力インピーダンスを有さず、誤差を生成しない演算増幅器の仮想モデルである。例示のオフセット電圧１０８は任意の値とし得る。幾つかの例において、例示のオフセット電圧１０８は、周囲温度の変化に起因して時間の経過とともに変化し得る。
【】
例示のオフセットコントローラ回路要素１０５内において、例示の演算増幅器１１０は、スイッチ回路要素１０６Ａから差動入力を二つの入力電圧の形で受け取る。例示の演算増幅器１１０は、差動入力対間の入力電圧に対して増幅されるオペアンプ出力信号１１２である出力電圧を生成する。演算増幅器１１０の利得は任意の値とし得る。本明細書において用いられる例において、演算増幅器１１０の利得は変数Ｇとして一般化され得る。例示の演算増幅器１１０は、図１において理想的なオペアンプとして表されている。例示の演算増幅器１１０の実際の実装を図３に関連してさらに説明する。
【】
例示のオフセットコントローラ回路要素１０５内において、例示の分圧器１１４は、第１のノードにおいてオペアンプ出力信号１１２に結合され、第２ノードにおいて接地に結合される、二つ又はそれ以上の直列の抵抗器によって実装される。例示の分圧器１１４は、直列に接続される抵抗器間に一つ又は複数の中間ノードも含む。各中間ノードは、オペアンプ出力信号１１２より小さいが、接地（例えば、０ボルト（Ｖ））より大きい中間電圧を示す。分圧器１１４における任意の中間ノードの電圧は、
として記述され得、ここで、ＯＰＡＯＵＴ１１２はオペアンプ出力信号１１２からの電圧であり、Ｒ１は中間ノードと第１のノードとの間の総抵抗であり、Ｒ２は中間ノードと接地との間の総抵抗である。図１において、製造業者は、中間ノードの一つが電圧（ＯＰＡＯＵＴ１１２／Ｇ）を有するように、例示の分圧器１１４内の抵抗器の値を事前決定し得る。このノードは、スイッチ回路要素１０６Ａの第２の入力に接続される。分圧器１１４において用いられる抵抗器の値は、製造業者によって事前決定され得、利得Ｇに基づき得る。
【】
例示のオフセットコントローラ回路要素１０５内において、例示のＡＤＣ１１６は、アナログ電圧であるオペアンプ出力信号１１２をデジタルビットに変換する。例示のＡＤＣ１１６は、論理［１］ビットに対する高い供給電圧と論理［０］ビットに対する低い供給電圧とを含む、ＡＤＣ出力信号１２０を生成する。例示のＡＤＣ１１６は、チョップ制御信号１１８も生成する。例示のチョップ制御信号１１８は、図２及び図４に関連してさらに説明する。
【】
例示のメモリ１２２は、ＡＤＣ出力信号１２０において符号化されたデジタルビットを格納する。例示のメモリ１２２は、任意のタイプのメモリとして実装され得る。例えば、例示のメモリ１２２は、揮発性メモリ又は不揮発性メモリとし得る。揮発性メモリは、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳ（登録商標）ダイナミックランダムアクセスメモリ（ＲＤＲＡＭ（登録商標））、及び／又は、任意の他のタイプのＲＡＭデバイスによって実装され得る。不揮発性メモリは、フラッシュメモリ及び／又は任意の他の所望のタイプのメモリデバイスによって実装され得る。
【】
例示のプロセッサ回路要素１２４は、メモリ１２２からデジタルビットを取得し得、デジタルビットに基づいて動作を実施し得る。例えば、デジタルビットは、センサ読み取り値を表し得、プロセッサ回路要素１２４は、読み取り値をディスプレイ上でユーザに提示することによって動作を実施し得る。別の例において、デジタルビットは、外部デバイスからのメッセージを表し、プロセッサ回路要素１２４は、外部デバイスに応答メッセージを送ることによって動作を実施し得る。例示のプロセッサ回路要素１２４は、任意のタイプのプロセッサデバイスによって実装され得る。プロセッサデバイスの例には、プログラムマブルマイクロプロセッサ、命令をインスタンス化し得るフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、又はマイクロコントローラや特定用途向け集積回路（ＡＳＩＣ）などの集積回路が含まれる。
【】
有利にも、例示のオフセットコントローラ回路要素１０５の構成要素は、マイクロプロセッサなどの単一集積回路上に共に実装され得る。ＡＤＣは、様々な応用例において用いられる共通の構成要素であるため、製造業者は、デフォルトでＡＤＣを含むようにマイクロプロセッサを設計し得る。そのため、オペアンプ出力信号１１２において生成されるオフセット電圧を補正するために例示のＡＤＣ１１６を用いると、以前の解決策の周波数フィルタのように集積回路上に付加的なダイスペースは必要とされない。
【】
例示のスイッチ回路要素１０６Ａは、チョップ制御信号１１８に基づいて、第１の状態と第２の状態との間で変化する。そうすることによって、例示のコンピュータシステム１００は、オペアンプ出力信号１１２がＧ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）とＧ×（ＶＩＮ１０４－ＶＯＦＦ１０８）の間で交番するチョッピング技術を実装する。及び本明細書において用いられるように、ＶＩＮ１０４は例示の入力電圧１０４を指し、ＶＩＮ１０８は例示のオフセット電圧１０８を指す。有利にも、オフセット電圧を補正するため、並びに、チョップ制御信号１１８を介してオペアンプ出力信号１１２の値がいつ変化するかを判定するために、例示のＡＤＣ１１６を用いることで、以前の解決策よりもオフセット電圧及び温度ドリフトの大きさが小さくなる。
【】
図２は、図１の例示のオフセットコントローラ回路要素１０５の例示のブロック図を示す。図２は例示の構成２０２、２０４を含む。例示の構成２０２、２０４は、二つの異なる状態にある例示のスイッチ回路要素１０６Ａを示す。図２において、オフセット電圧１０８は、例示の演算増幅器１１０の外にあるように図示されており、例示の演算増幅器１１０は、理想的なオペアンプとして表されている。
【】
スイッチ回路要素１０６Ａは二つの入力を含む。例示のスイッチ回路要素１０６Ａにおいて、第１の入力が入力電圧１０４に接続され、第２の入力が、分圧器１１４の中間ノードに接続される。スイッチ回路要素１０６Ａは、二つの出力も含む。例示の構成２０２、２０４において、スイッチ回路要素１０６Ａは、四つの単極単投（ＳＰＳＴ）スイッチによって実装され得、これらのスイッチは、トランジスタ又は他の適切なスイッチング回路要素を用いて実装され得る。このような例において、スイッチ回路要素１０６Ａ内で、第１のＳＰＳＴスイッチが、第１の入力を第１の出力に接続し、第２のＳＰＳＴスイッチが、第１の入力を第２の出力に接続し、第３のＳＰＳＴスイッチが、第２の入力を第１の出力に接続し、第４のＳＰＳＴスイッチが、第２の入力を第２の出力に接続する。他の例において、スイッチ回路要素１０６Ａを実装するために、異なる数の異なるスイッチが用いられてもよい。例えば、二つの単極双投（ＳＰＤＴ）スイッチが実装され得、この場合、所与のＳＰＤＴスイッチが、入力の一つを第１及び第２の出力の両方に接続する。
【】
例示の構成２０２は、第１の状態にある例示のスイッチ回路要素１０６Ａを示す。第１の状態において、スイッチ回路要素１０６Ａは、入力電圧１０４を第１の出力に接続し、オペアンプ出力信号１１２を第２の出力に接続する。次いで、スイッチ回路要素１０６Ａの第１の出力は、外に表されるオフセット電圧１０８に直列に接続される。したがって、例示の構成２０２における例示の演算増幅器１１０の正の入力端子が受ける電圧は、（ＶＩＮ１０４＋ＶＯＦＦ１０８）である。また、理想的なオペアンプの特性は、入力端子間の電圧差が０Ｖになるまで、出力電圧が増加し、そのためフィードバック入力が増加するというものである。そのため、定常状態の例示の構成２０２における例示の演算増幅器１１０の負の入力端子が受ける電圧も（ＶＩＮ１０４＋ＶＯＦＦ１０８）である。これらの電圧は、例示の演算増幅器１１０内でＧによって増幅される。したがって、スイッチ回路要素１０６Ａが第１の状態にあるとき、オペアンプ出力信号１１２は、Ｇ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）になる。
【】
例示の構成２０４は、第２の状態における例示のスイッチ回路要素１０６Ａを示す。第２の状態において、スイッチ回路要素１０６Ａは、入力電圧１０４を第２の出力を介して演算増幅器１１０の負端子に直接接続する。また、例示の演算増幅器１１０は理想的なオペアンプとして表されているので、例示の演算増幅器１１０の両端子は入力電圧１０４を受ける。しかし、演算増幅器１１０の正の入力端子は、オフセット電圧１０８に直列に接続されたままである。そのため、正の入力端子が受ける電圧は、オフセット電圧１０８と、スイッチ回路要素１０６Ａの第１の出力における電圧との合計になる。したがって、演算増幅器１１０の正端子が入力電圧１０４を受けるためには、スイッチ回路要素１０６Ａの第１の出力における電圧がＶＩＮ１０４－ＶＯＦＦ１０８でなければならない。例示の構成２０４において、スイッチ回路要素１０６Ａの第１の出力は、スイッチ回路要素１０６Ａの第２の入力に直列に接続され、スイッチ回路要素１０６Ａの第２の入力は、例示の分圧器１１４の出力に直列に接続される。例示の分圧器１１４は、例示のオペアンプ出力信号１１２よりも小さい振幅を有する電圧を出力するように設計される。具体的には、例示の分圧器１１４の出力は、例示のオペアンプ出力信号１１２のＧの振幅を有する。したがって、スイッチ回路要素１０６Ａの第１の出力における電圧がＶＩＮ１０４－ＶＯＦＦ１０８になるように、スイッチ回路要素１０６Ａが第２の状態にあるときのオペアンプ出力信号１１２の例は、Ｇ×（ＶＩＮ１０４－ＶＯＦＦ１０８）になる。
【】
図２は、例示のオフセットコントローラ回路要素１０５内においてオペアンプ出力信号１１２の値を交番させるために、例示のスイッチ回路要素１０６Ａをどのように用いるかを図示する。例えば、チョップ制御信号１１８が、スイッチ回路要素１０６Ａが第１の状態にあることを示す場合、例示のオフセットコントローラ回路要素１０５は、オペアンプ出力信号１１２＝Ｇ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）になるように例示の構成２０２において動作する。また、チョップ制御信号１１８が、スイッチ回路要素１０６Ａが第２の状態にあることを示す場合、例示のオフセットコントローラ回路要素１０５は、オペアンプ出力信号１１２＝Ｇ×（ＶＩＮ１０４－ＶＯＦＦ１０８）になるように例示の構成２０４において動作する。有利にも、例示のチョップ制御信号１１８は、例示のＡＤＣ１１６によって生成される。その結果、チョップ制御信号１１８がオペアンプ出力信号１１２の二つの値間で遷移する周波数は、例示のＡＤＣ１１６がオペアンプ出力信号１１２をサンプリングしてアナログ電圧をデジタル値に変換する速度と同期する。例示のＡＤＣ１１６を介して例示のチョップ制御信号１１８を同期実装すると、以前の解決策と比較して、例示の演算増幅器１１０のオフセット電圧及び温度ドリフトの大きさが低減され得る。
【】
図３は、図１のスイッチ回路１０６Ａ及び例示の演算増幅器１１０の回路図である。図３は、スイッチ回路要素１０６Ａ、例示の演算増幅器１１０、及び例示の分圧器１１４を含む。例示の演算増幅器１１０は、例示の正の金属酸化物半導体（ＰＭＯＳ）トランジスタ３０２、３０４、３０６、３０８、３１０、３１２、３１４と、例示の負の金属酸化物半導体（ＮＭＯＳ）トランジスタ３１６、３１８、３２０、３２２と、例示のスイッチ回路要素１０６Ｂ、１０６Ｃとを含む。
【】
例示のＰＭＯＳトランジスタ３０２、３０４、３０６は、演算増幅器の入力段を形成するように構成される。入力段において、ＰＭＯＳトランジスタ３０２、３０４のドレインゲートを介して流れる電流は、入力電圧１０４と分圧器１１４とによって提供される電圧に比例する。スイッチ回路要素１０６Ａによって提供される二つの電圧は、理想的には大きさが等しいが、実際には異なり得る。３０２及び３０４において測定される電圧の大きさの差がオフセット電圧１０８である。
【】
例示のＰＭＯＳトランジスタ３０８、３１０、３１２、３１４及び例示のＮＭＯＳトランジスタ３１６、３１８、３２０、３２２は集合的に、折り畳みカスコード増幅器を形成する。演算増幅器１１０の利得は、ＮＭＯＳトランジスタ３１８と３２２間の電圧の増幅の測定値であり、折り畳みカスコード増幅器内のトランジスタの相互コンダクタンスに基づいている。
【】
実際には、例示の演算増幅器１１０は、図３において説明するように、三つの例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃの実装を含み得る。例示のスイッチ要素１０６Ｂ、１０６Ｃは、前述した例示のスイッチ要素１０６Ａと同様に実装され得る。したがって、例示のスイッチ回路要素１０６Ｂ、１０６Ｃは、各々、二つの入力及び二つの出力を有する。例示のスイッチ回路要素１０６Ｂ、１０６Ｃは、各々、チョップ制御信号１１８に基づいて第１の状態と第２の状態の間で遷移する。また、例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃは、任意の時点において、三つのスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃが、すべて第１の状態にあるか又はすべて第２の状態にあるように構成され得る。例示のスイッチ回路要素１０６Ｂ、１０６Ｃは、各々、四つのＳＰＳＴスイッチによって実装され、これらのスイッチは、トランジスタ又は他の適切なスイッチング回路要素を用いて実装され得る。図１及び図２において、例示の演算増幅器１１０を理想的なオペアンプとして説明するために例示のスイッチ回路要素１０６Ｂ、１０６Ｃは必要とされなかったが、実際には、例示の演算増幅器１１０は、例示のチョップ制御信号１１８に基づいて、第１の状態においてＧ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）を、第２の状態においてＧ×（ＶＩＮ１０４－ＶＯＦＦ１０８）を出力するために、例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃの各々を含み得る。
【】
例示のスイッチ回路要素１０６Ｂは、二つの入力及び二つの出力を有する。例示のスイッチ回路要素１０６Ｂの二つの入力は、例示のＰＭＯＳトランジスタ３０８、３１０のドレインゲートに結合される。例示のスイッチ回路要素１０６Ｂの二つの出力は、例示のＰＭＯＳトランジスタ３１２、３１４のソースゲートに結合される。例示のスイッチ回路要素１０６Ｂが第１の状態にあるとき、例示のＰＭＯＳトランジスタ３０８のドレインゲートは、例示のＰＭＯＳトランジスタ３１２のソースゲートに結合され、例示のＰＭＯＳトランジスタ３１０のドレインゲートは、例示のＰＭＯＳトランジスタ３１４のソースゲートに結合される。例示のスイッチ回路要素１０６Ｂが第２の状態にあるとき、例示のＰＭＯＳトランジスタ３０８のドレインゲートは、例示のＰＭＯＳトランジスタ３１４のソースゲートに結合され、例示のＰＭＯＳトランジスタ３１０のドレインゲートは、例示のＰＭＯＳトランジスタ３１２のソースゲートに結合される。
【】
例示のスイッチ回路要素１０６Ｃは、二つの入力及び二つの出力を有する。例示のスイッチ回路要素１０６Ｃの二つの入力は、例示のＮＭＯＳトランジスタ３１６、３１８のソースゲートに結合される。例示のスイッチ回路要素１０６Ｃの二つの出力は、例示のＮＭＯＳトランジスタ３２０、３２２のドレインゲートに結合される。例示のスイッチ回路要素１０６Ｃが第１の状態にあるとき、例示のＮＭＯＳトランジスタ３１６のソースゲートは、例示のＮＭＯＳトランジスタ３２０のドレインゲートに結合され、例示のＮＭＯＳトランジスタ３１８のソースゲートは、例示のＮＭＯＳトランジスタ３２２のソースゲートに結合される。例示のスイッチ回路要素１０６Ｃが第２の状態にあるとき、例示のＮＭＯＳトランジスタ３１６のソースゲートは、例示のＮＭＯＳトランジスタ３２２のドレインゲートに結合され、例示のＮＭＯＳトランジスタ３１８のソースゲートは、例示のＮＭＯＳトランジスタ３２０のソースゲートに結合される。
【】
図３は、入力電圧１０４を増幅しチョッピング技術を実装するために、演算増幅器１１０がどのようにトランジスタレベルで設計され得るかを図示する。有利にも、演算増幅器１１０は、チョップ制御信号１１８を介して例示のＡＤＣ１１６によって制御されるスイッチ回路要素１０６Ｂ、１０６Ｃを含む。その結果、例示のＡＤＣ１１６は、オフセット電圧１０８を表さないデジタルビットを生成することができ、周波数フィルタなどの回路要素を用いてオフセット電圧を除去するための付加的なダイスペースが不要になる。また、オフセット電圧１０８を除去するために例示のＡＤＣ１１６を用いると、チョップ制御信号１１８により演算増幅器の出力がサンプリングされ平均化され得るので、オフセット電圧の大きさが低減され、それによりオフセットが除去される。また、例示のＡＤＣ１１６は、複数の温度においてチョッピング技術を実施し得るので、例示の演算増幅器１１０の温度ドリフトが以前の解決策よりも低くなり得る。
【】
図４は、図１のアナログデジタル変換器（ＡＤＣ）回路要素の例示のブロック図である。例示のＡＤＣ１１６は、例示のチョップコントローラ回路要素４０２と、例示のサンプルアンドホールド回路要素４０４と、例示の平均器回路要素４０６と、例示のコンバータ回路要素４０８とを含む。図４はまた、例示のオペアンプ出力信号１１２と、例示のチョップ制御信号１１８と、例示のＡＤＣ出力信号１２０と、例示のＡＤＣ ＳＯＣ信号４１０と、例示のサンプル出力信号４１２と含む。
【】
例示のチョップコントローラ回路要素４０２は、本願の教示に従ってチョッピング技術を実装する。例えば、例示のチョップコントローラ回路要素４０２は、例示のサンプルアンドホールド回路要素４０４から例示のＡＤＣ ＳＯＣ信号４１０を受信し、それに同期して例示のチョップ制御信号１１８を生成する。また、例示のチョップコントローラ回路要素４０２は、図２において前述したように、スイッチがいつ第１の状態になるか及びスイッチがいつ第２の状態になるかを示すために、チョップ制御信号１１８を例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃに送る。例示のチョップ制御信号１１８及び例示のＡＤＣ ＳＯＣ信号４１０は、図５に関連してさらに説明する。例示のチョップコントローラ回路要素４０２はまた、平均電圧をいつ計算するかを示すために例示の平均器回路要素４０６に命令を提供する。
【】
例示のサンプルアンドホールド回路要素４０４は、例示の演算増幅器１１０によって生成されるオペアンプ出力信号１１２を受信する。例示のサンプルアンドホールド回路要素４０４は、クロック回路を用いて、オペアンプ出力信号１１２からの電圧を記録し、記録された電圧を或る時間量にわたって出力する。幾つかの例において、記録された電圧をサンプル又は変換と称することがある。例示のサンプルアンドホールド回路要素４０４は、新たな変換が開始されたことを示すためにＡＤＣ ＳＯＣ信号４１０を送る。同様に、例示のサンプルアンドホールド回路要素４０４が所与の記録された電圧を出力する時間量をホールド時間と称することがある。例示のサンプルアンドホールド回路要素４０４は、記録された電圧であるサンプル出力信号４１２を例示の平均器回路要素４０６に提供する。例示のオペアンプ出力信号１１２は、図５に関連してさらに説明する。
【】
例示の平均器回路要素４０６は、時間の経過とともに例示のサンプル出力信号４１２内の複数の電圧を受け取る。例えば、例示の平均器回路要素４０６は、第１のホールド時間にわたって第１の記録された電圧を受け取り得、それに続いて、第２のホールド時間にわたって第２の記録された電圧を受け取り得る、などである。例示のチョップコントローラ回路要素４０２から命令を受け取ると、例示の平均器回路要素４０６は、例示のサンプル出力信号４１２内の前の二つの記録された電圧の平均を計算する。例示の平均器回路要素４０６は、計算された平均電圧をコンバータ回路要素４０８に提供する。
【】
例示のコンバータ回路要素４０８は、計算された平均電圧をデジタル値に変換する。デジタル値は任意の数のビットを含み得る。例示のコンバータ回路要素４０８は、任意のアナログデジタル変換技術を用いてデジタル値を生成し得る。例えば、例示のコンバータ回路要素４０８は、或る値の範囲内の任意の計算された平均電圧に対して、どんな対応するデジタルビットが生成されるべきかを記載するルックアップテーブルを実装し得る。そのような例において、ルックアップテーブルは、コンバータ回路要素４０８に事前にプログラムされていてもよいし、又はプロセッサ回路要素１２４によって例示のコンバータ回路要素４０８に提供されてもよい。例示のコンバータ回路要素４０８によって生成されるデジタル値を例示のＡＤＣ出力信号１２０と称する。
【】
有利にも、例示のＡＤＣ１１６は、チョップ制御信号１１８と、ＡＤＣ ＳＯＣ信号４１０と、平均器回路要素４０６が平均を計算するときとを同期するための例示のチョップコントローラ回路要素４０２を含む。例示のチョップコントローラ回路要素４０２は、平均器回路要素４０６への入力として用いられる電圧の一つがＧ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）に等しくなることと、平均化回路要素４０６への入力として用いられる他の電圧がＧ×（ＶＩＮ１０４－ＶＯＦＦ１０８）に等しくなることとを確実にすることによって、ＡＤＣ１１６がオフセットを除去できるようにする。その結果、コンバータ要素４０８によって生成されるデジタルビットは、計算された平均電圧Ｇ×ＶＩＮ１０４に基づくことになる。また、オフセットを除去するために例示のＡＤＣ回路要素１１６を用いると、同じことを実現するために外部フィルタを必要とする以前の解決策と比較して実装面積が削減される。
【】
図５は、例示のオペアンプ出力信号１１２と、例示のチョップ制御信号１１８と、例示のＡＤＣ ＳＯＣ信号４１０と、例示のサンプル出力信号４１２と、例示のＡＤＣ出力信号１２０とを図示するタイミングチャート５０２を示す。
【】
例示のタイミングチャート５０２は、オペアンプ出力信号１１２が時間の経過とともにどのように変化するかを示す。理想的には、オペアンプ出力信号１１２は、Ｇ×ＶＩＮ１０４を中心に振動する方形波として表され得る。例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃが第１の状態にあるとき、例示のオペアンプ出力信号１１２は、図５においてＶ１と記載される電圧、すなわち、Ｇ×ＶＩＮ１０４よりも大きいＧ×ＶＯＦＦ１０８ボルトである。同様に、例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃが第２の状態にあるとき、例示のオペアンプ出力信号１１２は、図５においてＶ２と記載される電圧、すなわち、Ｇ×ＶＩＮ１０４よりも小さいＧ×ＶＯＦＦ１０８ボルトである。
【】
理想的な方形波は、電圧間の瞬時遷移を含む。実際には、例示の演算増幅器１１０は、図５に示すように、Ｖ１とＶ２の間の遷移のために或る時間量を必要とし得る。幾つかの例において、例示の演算増幅器１１０は、さらに又は代替として、目標電圧（Ｖ１又はＶ２のいずれか）をオーバーシュート又はアンダーシュートし得、目標電圧に戻るまでに或る時間量を要し得る。幾つかの例において、遷移が生じた後に例示の演算増幅器１１０が目標電圧に戻るまでに必要とされる時間量をセトル時間と称する。
【】
例示のタイミングチャート５０２は、チョッピング周波数の２．５周期にわたる前述の信号を示す。チョッピング周波数の１周期の間、オペアンプ出力信号１１２は、Ｇ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）とＧ×（ＶＩＮ１０４－ＶＯＦＦ１０８）との間で一回遷移する。また、チョッピング周波数の１周期の間、例示のＡＤＣ１１６は一つのデジタル値を生成する。
【】
例示のチョップ制御信号１１８は、高い供給電圧と低い供給電圧とを含む。例示のチョップ制御信号１１８が低い供給電圧を示すとき、例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃは、前述したように第１の状態にある。同様に、例示のチョップ制御信号が高い供給電圧を示すとき、例示のスイッチ回路要素１０６Ａ、１０６Ｂ、１０６Ｃは、前述したように第２の状態にある。
【】
例示のＡＤＣ ＳＯＣ信号４１０は、例示のサンプルアンドホールド回路４０４がオペアンプ出力信号１１２をサンプリングするときを記述する。例示のサンプルアンドホールド回路４０４は、ＡＤＣ ＳＯＣ信号４１０が低い供給電圧から高い供給電圧に遷移するときに、例示のオペアンプ出力信号１１２のサンプリングを開始する。同様に、例示のサンプルアンドホールド回路４０４は、ＡＤＣ ＳＯＣ信号４１０が高い供給電圧から低い供給電圧に遷移するときに、サンプリングを終了する。例示のＡＤＣ ＳＯＣ信号４１０は、例示のチョップコントローラ回路要素４０２によって生成される。
【】
例示のサンプル出力信号４１２は、ＡＤＣが各サンプルの間に記録する電圧を表す。例示の入力電圧１０４は時間の経過とともに変化し得る一方、例示のチョップ制御信号１１８は、任意のＡＤＣサンプル期間の間に記録される電圧が二つの値の一方によって表され得るように、例示のチョップ制御信号１１８と例示のＡＤＣ ＳＯＣ信号４１０とを同期させる。具体的には、Ｖ１と標示されるサンプルは、電圧Ｇ×（ＶＩＮ１０４＋ＶＯＦＦ１０８）を指し、Ｖ２と標示されるサンプルは、電圧Ｇ×（ＶＩＮ１０４－ＶＯＦＦ１０８）を指す。チョッピング周波数の１周期の間、例示のサンプル出力信号４１２は、Ｖ１と標示される一つのサンプルと、Ｖ２と標示される一つのサンプルとを含む。オフセット電圧をフィルタリングするために、例示のコンバータ回路要素４０８は、チョッピング周波数の１周期の間に記録された電圧（すなわち、連続する二つのサンプルからの電圧）の平均に基づいてデジタルビットを生成する。具体的には、
ここで、ＶＣｏｎｖｅｒｔは、平均器回路要素４０６によって生成され、コンバータ回路要素４０８に提供されるアナログ電圧である。
【】
例示のＡＤＣ出力信号出力１２０は、チョッピング周波数の各周期に対して一つの新たなデジタル値を含む。図５の例示のタイミングチャートにおいて、例示のＡＤＣ出力信号１２０は、コンバータ回路４０８がＶＣｏｎｖｅｒｔの第１の値に基づいて生成した例示のデジタル値５０４を含む。例示のオペアンプ出力信号１１２の二つの付加的なサンプルの後、例示のコンバータ回路４０８は、ＶＣｏｎｖｅｒｔの第２の値に基づいて例示のデジタル値５０６を生成する。例示のデジタル値５０４、５０６は、任意の量のデータを含み得る。例えば、例示のデジタル値５０４、５０６は、一つ又は複数のビット、バイト、ワードなどのデータを含み得る。
【】
有利にも、チョップ制御信号１１８（これはオペアンプ出力信号１１２の値を決める）は、サンプルアンドホールド回路要素４０４から、例示のチョップコントローラ回路要素４０２に送られるＡＤＣ ＳＯＣ信号４１０に基づいている。したがって、例示のＡＤＣ１１６は、チョップ制御信号１１８における遷移が生じた後、オペアンプ出力信号１１２がセトルするのに十分な時間が経過するまで、オペアンプ出力信号１１２の後続のサンプリングが開始されないという意味で、チョップ制御信号１１８及びＡＤＣ ＳＯＣ信号４１０を同期して生成する。具体的には、オペアンプ出力信号１１２の瞬時電圧と所望とされる目標電圧（Ｖ１又はＶ２のいずれか）との間の差が、誤差閾値未満であるか又は誤差閾値に等しいとき、オペアンプ出力信号１１２はセトルしたとみなされ得る。そうすることで、例示のサンプル出力信号４１２のコード１及びコード２が、オペアンプ出力信号１１２の所望とされる目標電圧に基づいており、例示の演算増幅器１１０がセトル時間の間に生成するオーバーシュート電圧又はアンダーシュート電圧には基づいていないことになる。
【】
図６は、図１の演算増幅器の誤差を記述するヒストグラムを含む。図６は、例示のヒストグラム６０２、６０４を含む。
【】
例示のヒストグラム６０２は、動作している例示のコンピュータシステム１００の複数のシミュレーションにわたる例示の演算増幅器１１０のオフセットを示す。幾つかの例において、例示の演算増幅器１１０のオフセットは、オペアンプ出力信号１１２の測定電圧と演算増幅器１１０の予期される出力電圧との間の差として計算され得る。他の例において、例示の演算増幅器１１０のオフセットは、ＡＤＣ出力信号１２０の測定電圧とＡＤＣ１１６の予期される出力電圧との間の差として計算され得る。
【】
例示のヒストグラム６０２のｘ軸はオフセットをボルト単位で示し、例示のヒストグラム６０２のｙ軸は、二つの特定の電圧間でオフセットが計算されたシミュレーションの数（すなわち、ヒストグラムの特定の区間（bin）に属するシミュレーションの数）を示す。例示のヒストグラム６０２は、すべての例示のシミュレーションにわたって、例示の演算増幅器１１０が、２０２マイクロボルト（μＶ）未満の又はそれに等しい大きさのオフセットを示したことを示す。
【】
例示のヒストグラム６０２は、動作している例示のコンピュータシステム１００の複数のシミュレーションにわたる例示の演算増幅器１１０の温度ドリフトを示す。単一の温度ドリフト値を計算するために、例示のコンピュータシステム１００は、複数の周囲温度で動作するように複数回シミュレーションされ、各固有の温度シミュレーションに対してオフセットが計算される。次いで、温度ドリフトは、Ｔｄｒｉｆｔ＝
と記述され得、ここで、Ｔｄｒｉｆｔは温度ドリフトであり、Ｏｆｆｓｅｔｍａｘは最大の記録されたオフセット電圧であり、Ｏｆｆｓｅｔｍｉｎは最小の記録されたオフセット電圧であり、Ｔｍａｘは最高動作温度であり、Ｔｍｉｎは最低動作温度である。
【】
例示のヒストグラム６０４のｘ軸は、温度ドリフトを摂氏温度当たりのマイクロボルト単位（μＶ／℃）で示し、例示のヒストグラム６０４のｙ軸は、二つの特定の値間で温度ドリフトが計算されたシミュレーションの数（すなわち、ヒストグラムの特定の区間に属するシミュレーションの数）を示す。例示のヒストグラム６０４は、すべての例示のシミュレーションにわたって、例示の演算増幅器１１０が、１．１８μＶ／℃未満の又はそれに等しい大きさの温度ドリフトを示したことを示す。
【】
本記載において、「及び／又は」という用語（Ａ、Ｂ、及び／又はＣなどの形式で用いられる場合）は、（ａ）Ａのみ、（ｂ）Ｂのみ、（ｃ）Ｃのみ、（ｄ）Ａ及びＢ、（ｅ）Ａ及びＣ、（ｆ）Ｂ及びＣ、（ｇ）Ａ及びＢ及びＣなど、Ａ、Ｂ、Ｃの任意の組み合わせ又はサブセットを指す。また、本明細書において用いられるように、「Ａ又はＢの少なくとも一つ」（或いは「Ａ及びＢの少なくとも一つ」）という語句は、（ａ）少なくとも一つのＡ、（ｂ）少なくとも一つのＢ、及び（ｃ）少なくとも一つのＡ及び少なくとも一つのＢの任意のものを含む実装を指す。
【】
本明細書に記載される例示の方法、装置、及び製造物は、演算増幅器の性量を向上させ、演算増幅器から誤差を除去するために必要とされるダイスペースの量を削減する。例示の演算増幅器１１０の出力は、オフセットを除去するために例示のＡＤＣ１１６に直接提供される。例示の演算増幅器１１０及び例示のＡＤＣ１１６はいずれも同じ集積回路上に実装され、オフセットを除去するために別の回路上の付加的なダイスペースを用いる必要性をなくす。また、例示のＡＤＣ１１６は、演算増幅器の出力が変化するとき、並びに、演算増幅器の出力がサンプリングされてデジタル値を形成するとき、の両方を制御する。その結果、例示の演算増幅器１１０のオフセット及び温度ドリフトの大きさは、以前の解決策よりも小さくなり得る。
【】
「結合する」という用語は、本明細書全体にわたって用いられている。この用語は、本記載と一貫する機能的関係を可能にする、接続、通信、又は信号経路を包含し得る。例えば、デバイスＡが、或る行為を実施するためにデバイスＢを制御するための信号を提供する場合、第１の例において、デバイスＡはデバイスＢに結合され、或いは第２の例において、介在する構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を実質的に変更させない場合に、デバイスＡによって提供される制御信号を介してデバイスＢがデバイスＡによって制御されるように、デバイスＡは、介在する構成要素Ｃを介してデバイスＢに結合される。
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或るタスク又は機能を実施する「ように構成される」デバイスは、製造時に製造業者によってその機能を実施するように構成（例えば、プログラム及び／又は配線）され得、及び／又は、製造後にユーザによってその機能及び／又は他の付加的な又は代替の機能を実施するように構成可能（又は再構成可能）とされ得る。このように構成することは、デバイスのファームウェア及び／又はソフトウェアプログラミングを介して、ハードウェア構成要素の構築及び／又はレイアウト、並びにデバイスの相互接続を介して、或いはこれらの組み合わせを介して、なされ得る。
【】
本明細書において用いられるように、「端末」、「ノード」、「相互接続」、「ピン」、及び「リード」という用語は、交換可能に用いられる。特に断りのない限り、これらの用語は概して、デバイス素子、回路素子、集積回路、デバイス又は他の電子機器、或いは、半導体構成要素間の、相互接続を意味するように用いられている。
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或る構成要素を含むように本明細書に記載される回路又はデバイスが、代わりに、これらの構成要素に結合されて、記載された回路要素又はデバイスを形成するように適合されてもよい。例えば、一つ又は複数の半導体要素（トランジスタなど）、一つ又は複数の受動要素（抵抗器、コンデンサ、及び／又はインダクタなど）、及び／又は一つ又は複数の供給源（電圧及び／又は電流源など）を含むと記載される構造が、代わりに、単一の物理デバイス（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）内の半導体要素のみを含んでいてもよく、また、製造時又は製造後のいずれかにおいて、例えば、エンドユーザー及び／又は第三者によって、受動要素及び／又は供給源の少なくとも幾つかに結合されて記載された構造を形成するように適合されてもよい。
【】
本明細書において特定のトランジスタを用いることについて記載しているが、他のトランジスタ（又は同等のデバイス）を代わりに用いてもよい。例えば、ｐ型金属酸化物シリコンＦＥＴ（ＭＯＳＦＥＴ）を、回路をほとんど又は全く変更せずにｎ型ＭＯＳＦＥＴの代わりに用いることができる。また、他のタイプのトランジスタ（バイポーラ接合トランジスタ（ＢＪＴ）など）も用いられ得る。
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本明細書に記載の回路は、構成要素の交換前に利用可能であった機能性と少なくとも部分的に同様の機能性を提供するように、交換された構成要素を含むように再構成可能である。抵抗器として図示される構成要素は、別途記載のない限り、概して、直列及び／又は並列に結合されて、図示の抵抗器によって表されるインピーダンス量を提供する、任意の一つ又は複数の要素を表す。例えば、本明細書において単一の構成要素として図示及び説明した抵抗器又はコンデンサを代わりに、それぞれ、同じノード間に並列に結合される、複数の抵抗器又はコンデンサとしてもよい。例えば、本明細書において単一の構成要素として図示及び説明した抵抗器又はコンデンサを代わりに、それぞれ、単一の抵抗器又はコンデンサとして同じ二つのノード間に直列に結合される、複数の抵抗器又はコンデンサとしてもよい。
【】
上述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は本願の教示に適用可能又は適切な、任意の他の形態の接地接続を含む。別途記載のない限り、或る値の前の「約」、「およそ」、又は「実質的に」は、記載されている値の±１０パーセントを意味する。
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特許請求の範囲内で、説明した実施例における改変が可能であり、他の実施例が可能である。
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【国際調査報告】

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