特表2025-531505IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】有線ネットワークレシーバにおける協働タイミングリカバリ及び判定帰還型等化器適応
(51)【国際特許分類】
   
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】17/954,463
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】サラヴァナックマール ラドハクリシュナン
(72)【発明者】
【氏名】ラグー ガネサン
【テーマコード（参考）】
【Ｆターム（参考）】
5K029AA01
5K047AA01
5K047GG11
5K047GG45
5K047MM38
(57)【要約】
シンボルタイミングリカバリ及び等化適応における、ネットワーク通信レシーバ及びそれを動作させる方法。データコンバータ（３０８）は、受信したアナログ信号（ＡＩＮ）を、受信した信号のシンボル周波数よりも高い初期化周波数（ｆｉｎｉｔ）においてサンプリングし、そのサンプルをデジタルサンプルストリームに変換する。１つ又は複数のタップ重みを有するデジタルフィルタ（３２５）を含む判定帰還型等化器（３２０）が適応され、判定帰還型等化器の出力から誤差測定（ＭＳＥ）が得られる。誤差測定が誤差閾値（ＡＬＳＥｎｉｒ ｓｅｑ）を交差したことに応答して、データコンバータに適用されたサンプリングクロック（ＳＣＬＫ）の位相を調節するために、タイミング誤差検出（３５０）を含むタイミングループが開始される。
【選択図】図３Ａ
【特許請求の範囲】
【請求項】
方法であって、
初期的に前記シンボル周波数よりも大きい周波数でサンプリングクロックに応答して、シンボル周波数を有する入力アナログ信号をサンプリングすることと、
前記サンプリングされた入力アナログ信号をデジタルサンプルストリームに変換することと、
出力デジタルストリームを生成するために、前記デジタルサンプルストリームを判定帰還型等化器を用いて等化することと、
前記判定帰還型等化器の少なくとも１つのタップ重みを適応させることと、
前記出力サンプルストリームから誤差測定値を計算することと、
前記誤差測定値が誤差閾値と交差したことに応答して、前記サンプリングクロックの位相を調節することと、
を含む、方法。
【請求項】
請求項１に記載の方法であって、前記誤差測定値を計算することが、複数のサンプルの各々について平均二乗誤差を計算することを含む、方法。
【請求項】
請求項２に記載の方法であって、前記等化することが、
前記出力デジタルストリームにおけるサンプルにデジタルフィルタを適用することであって、前記デジタルフィルタが、フィードバック信号を生成するために少なくとも１つのタップ重みを含む、適用することと、
ポストカーソルでフィルタリングされたサンプルのストリームを生成するために、前記フィードバック信号を前記デジタルサンプルストリームのサンプルから減算することと、
前記出力デジタルストリームを生成するために、前記ポストカーソルでフィルタリングされたサンプルをスライスすることと、
を含み、
前記平均二乗誤差を計算することが、複数のサンプルの各々について、前記ポストカーソルでフィルタリングされたサンプルと前記出力デジタルストリームとの間の差分から前記平均二乗誤差を生成することを含む、方法。
【請求項】
請求項１に記載の方法であって、前記調節することが、前記出力デジタルストリームのタイミング誤差機能を最小化するために前記サンプリングクロックの前記位相を調節することを含む、方法。
【請求項】
請求項４に記載の方法であって、前記誤差測定値を計算することが、
複数のサンプルの各々について平均二乗誤差を計算することと、
前記複数のサンプルにわたる前記平均二乗誤差の周期性を観察することと、
前記平均二乗誤差測定の前記識別された最小値に対する前記誤差閾値を計算することと、
を含み、
前記調節することが、前記誤差測定値が前記誤差閾値を下回っていることに応答して、前記サンプリングクロックの位相を調節する、方法。
【請求項】
請求項１に記載の方法であって、前記誤差測定値を計算することが、
複数のサンプルの各々について平均二乗誤差を計算することと、
前記複数のサンプルにわたる前記平均二乗誤差の周期性を観察することと、
を含み、
前記調節することが、
最小値の前記観察された周期性に対応する周波数オフセットを計算することと、
前記周波数オフセットに従って前記サンプリングクロックの前記位相を調節することと、
を含む、方法。
【請求項】
請求項６に記載の方法であって、前記調節されたサンプリング周波数を計算することが、
前記平均二乗誤差の最小値と最大値とを識別することと、
前記最小値及び最大値に基づいて、前記平均二乗誤差の閾値を識別することと、
前記平均二乗誤差によって前記閾値の交差間の時間間隔を測定することと、
前記測定された時間間隔を前記周波数オフセットにマッピングすることと、
を含む、方法。
【請求項】
請求項７に記載の方法であって、さらに、
通信チャネルから前記入力アナログ信号を受信することを含み、
前記調節することが、さらに、
前記調節されたサンプリング周波数に従って前記サンプリングクロックの前記位相を調節した後に、さらに、前記出力デジタルストリームのタイミング誤差機能を第１の調節ステップサイズで最小化するために、前記サンプリングクロックの前記位相を調節することと、
その後、前記出力デジタルストリームのタイミング誤差機能を、前記第１の調節ステップサイズよりも小さい第２の調節ステップサイズで最小化するために、前記サンプリングクロックの前記位相をさらに調節することと、
を含む、方法。
【請求項】
請求項８に記載の方法であって、
前記通信チャネルが、長さ閾値を下回る長さを有するかどうかを判定することを含み、
前記調節することが、前記通信チャネルが前記長さ閾値を下回る長さを有することに応答して、
前記調節されたサンプリング周波数に従って前記サンプリングクロックの前記位相を調節した後に、前記出力デジタルストリームのタイミング誤差機能を最小化するために、前記サンプリングクロックの前記位相を前記第２の調節ステップサイズのみでさらに調節することを含む、方法。
【請求項】
ネットワーク通信レシーバであって、
入力においてアナログ信号を受信し、出力においてデジタルサンプルストリームを出力するように適応されたデータコンバータであって、前記アナログ信号がシンボル周波数を有し、前記データコンバータが、サンプリングクロック信号に応答して前記アナログ信号をサンプリングし、前記サンプリングされた信号を前記デジタルサンプルストリームに変換する、前記データコンバータと、
クロック制御信号に応答した位相及び周波数で前記サンプリングクロック信号を生成するように構成されたクロック生成回路要素であって、前記データコンバータに結合されている、前記クロック生成回路要素と、
前記デジタルサンプルストリームを受け取るために前記データコンバータの前記出力に結合されている入力を有する、デジタルレシーバ回路要素と、
を含み、
前記デジタルレシーバ回路要素が、
１つ又は複数のタップ重みを有するデジタルフィルタを含み、前記デジタルサンプルストリームから出力デジタルストリームを生成するように構成された、判定帰還型等化器（ＤＦＥ）と、
前記ＤＦＥに結合され、前記出力デジタルストリームのサンプルにおいて誤差を測定するように構成された、誤差測定回路要素と、
前記ＤＦＥに結合され、前記クロック制御信号を生成するように構成された、クロック制御回路要素と、
前記ＤＦＥと、前記誤差測定回路要素と、前記クロック制御回路要素とに結合されたシーケンサ論理と、
を含み、
前記シーケンサ論理が、前記判定帰還型等化器、前記誤差測定回路要素、及び前記クロック制御回路要素の動作を、複数の動作に従って制御するように構成され、
前記複数の動作が、
前記受信したアナログ信号の前記シンボル周波数を上回る周波数に対応する初期化周波数信号に応答して、クロック制御信号を生成することと、
前記適応等化器の前記タップ重みの少なくとも１つを適応させることと、
前記出力サンプルストリームからの誤差測定値を計算することと、
前記誤差測定値が誤差閾値を交差したことに応答して、前記クロック制御信号を調節することと、
を含む、
ネットワーク通信レシーバ。
【請求項】
請求項１０に記載のレシーバであって、前記デジタルレシーバ回路要素が、さらに、
前記出力デジタルストリームからタイミング誤差信号を計算するように構成されたタイミング誤差検出回路要素を含み、
前記シーケンサ論理が、前記誤差測定値が前記誤差閾値を交差したことに応答して、前記クロック制御信号に対してクロック制御調節を生成するために前記タイミング誤差検出回路を制御するように構成される、
レシーバ。
【請求項】
請求項１１に記載のレシーバであって、前記誤差測定回路要素が、
前記出力サンプルストリームのサンプルにおける平均二乗誤差を計算し、
前記出力サンプルストリームの複数のサンプルにわたる平均二乗誤差の最小値を識別するように構成され、
前記シーケンサ論理がさらに、前記誤差測定が、前記平均二乗誤差の最小値から判定された誤差閾値を下回っていることに応答して、前記タイミング誤差検出回路要素に対する開始信号を生成するように構成される、レシーバ。
【請求項】
請求項１０に記載のレシーバであって、前記誤差測定回路要素が、
前記出力サンプルストリームのサンプルにおける平均二乗誤差を計算し、
前記出力サンプルストリームの複数のサンプルにわたる前記平均二乗誤差の周期性を識別し、
前記平均二乗誤差の前記識別された周期性に対応する周波数オフセットを計算する、
ように構成され、
前記クロック制御回路要素が、前記周波数オフセットに応答して前記クロック制御信号を調節するように構成される、
レシーバ。
【請求項】
請求項１３に記載のレシーバであって、前記誤差測定回路要素が、
前記平均二乗誤差の最小値と最大値とを識別することと、
前記最小値及び最大値に基づいて、前記平均二乗誤差の閾値を識別することと、
前記平均二乗誤差によって、前記閾値の交差間の時間間隔を測定することと、
前記測定された時間間隔を前記周波数オフセットにマッピングすることと、
によって、前記調節されたサンプリング周波数を計算するように構成される、
レシーバ。
【請求項】
請求項１０に記載のレシーバであって、前記デジタルレシーバ回路要素が、さらに、前記判定帰還型等化器の前に前記デジタルサンプルストリームを等化するように構成された、フィードフォワード等化器を含む、レシーバ。
【請求項】
請求項１０に記載のレシーバであって、前記クロック生成回路要素が、
参照クロックに基づいた周波数でクロック信号を生成するように構成された位相ロックループと、
前記クロック制御信号を受信する入力と、前記位相ロックループから前記クロック信号を受信する入力とを有する、位相補間器と、
を含み、
前記位相補間器が、前記クロック信号及び前記クロック制御信号に応答した位相において前記サンプリングクロック信号を生成するように構成される、レシーバ。
【請求項】
物理層トランシーバであって、
媒体独立インターフェースと、
媒体依存インターフェースと、
前記媒体独立インターフェースに結合された送信処理ブロックと、
前記送信処理ブロックと前記媒体依存インターフェースとの間に結合されたトランスミッタサブシステムであって、前記送信処理ブロックからのデータに対応するアナログ信号を、前記媒体依存インターフェースを介して通信するように構成されている、前記トランスミッタサブシステムと、
前記媒体依存インターフェースに結合され、前記媒体依存インターフェースからシンボル周波数を有するアナログ信号を受信するように適応されたデータコンバータであって、サンプリングクロック信号に応答して前記アナログ信号をサンプリングし、前記サンプリングされた信号を前記デジタルサンプルストリームに変換するように構成された、前記データコンバータと、
前記データコンバータに結合され、クロック制御信号に応答した位相及び周波数で前記サンプリングクロック信号を生成するように構成された、クロック生成回路要素と、
前記媒体独立インターフェースに結合された受信処理ブロックと、
を含み、
前記受信処理ブロックが、シンボルタイミングリカバリ及び等化回路要素を含み、
前記シンボルタイミングリカバリ及び等化回路要素が、
１つ又は複数のタップ重みを有するデジタルフィルタを含む判定帰還型等化器であって、前記デジタルサンプルストリームから出力デジタルストリームを生成するように構成された、前記判定帰還型等化器と、
前記判定帰還型等化器に結合され、前記出力デジタルストリームのサンプルにおける誤差を測定するように構成された、誤差測定回路要素と、
前記誤差測定回路要素に結合され、前記クロック制御信号を生成するように構成された、クロック制御回路要素と、
前記判定帰還型等化器、前記誤差測定回路要素、及び前記クロック制御回路要素に結合されたシーケンサ論理と、
を含み、
前記シーケンサ論理が、前記判定帰還型等化器、前記誤差測定回路要素、及び前記クロック制御回路要素の動作を、複数の動作に従って制御するように構成され、前記複数の動作が、
前記受信したアナログ信号の前記シンボル周波数を上回る周波数に対応する初期化周波数信号に応答して、クロック制御信号を生成することと、
前記適応等化器の前記タップ重みの少なくとも１つを適応させることと、
前記出力サンプルストリームからの誤差測定値を計算することと、
前記誤差測定値が誤差閾値を交差したことに応答して、前記クロック制御信号を調節することと、
を含む、物理層トランシーバ。
【請求項】
請求項１７に記載のトランシーバであって、前記誤差測定回路要素が、
前記出力サンプルストリームのサンプルにおける平均二乗誤差を計算し、
前記出力サンプルストリームの複数のサンプルにわたる平均二乗誤差の最小値を識別するように構成され、
前記シーケンサ論理がさらに、前記誤差測定値が、前記平均二乗誤差の前記最小値から決定された誤差閾値を下回っていることに応答して、前記タイミング誤差検出回路要素に対する開始信号を生成するように構成される、トランシーバ。
【請求項】
請求項１７に記載のトランシーバであって、前記誤差測定回路要素が、
前記出力サンプルストリームのサンプルにおける平均二乗誤差を計算し、
前記出力サンプルストリームの複数のサンプルにわたる前記平均二乗誤差の周期性を識別し、
前記平均二乗誤差の前記識別された周期性に対応する周波数オフセットを計算する、
ように構成され、
前記クロック制御回路要素が、前記周波数オフセットに応答して前記クロック制御信号を調節するように構成される、トランシーバ。
【請求項】
請求項１９に記載のトランシーバであって、前記誤差測定回路要素が、
前記調節されたサンプリング周波数を、
前記平均二乗誤差の最小値と最大値とを識別することと、
前記最小値及び最大値に基づいて前記平均二乗誤差の閾値を識別することと、
前記平均二乗誤差によって前記閾値の交差間の時間間隔を測定することと、
測定された前記時間間隔を前記周波数オフセットにマッピングすることと、
によって計算するように構成される、トランシーバ。
【発明の詳細な説明】
【技術分野】
【】
本明細書は、ネットワーク通信チャネルの確立に関し、より具体的には、有線ネットワークレシーバにおけるタイミングリカバリ及び適応等化器適応
【背景技術】
【】
ネットワーク通信の分野において、通信プロトコルのアーキテクチャを説明するために用いられる一般的な参照モデルが、開放型システム間相互接続（Open Systems Interconnection、ＯＳＩ）階層参照モデルである。この参照モデルは、抽象化層のスタックを含み、「最下層」は、一般的には物理層又は「ＰＨＹ」と呼ばれている。ＯＳＩ物理層は、ワイヤード（例えば、イーサネット）又はワイヤレス（例えば、セルラー電話方式、ワイヤレスローカルエリアネットワーク、又はＷｉＦｉ）にかかわらず通信リンクを介してデータビットが通信される、電気的インターフェース、タイミングインターフェース、及び他のインターフェースを定義する。電気信号、シグナリング速度、媒体及びコネクタタイプ、ならびにネットワークトポロジなどの通信要素が、ＰＨＹ抽象化層内に含まれている。
【】
ハードウェアの観点から、「ＰＨＹ」という用語は電子回路を指し、通常は１つ又は複数の集積回路として実装され、ネットワークインターフェースコントローラ又は他のネットワークノードにおいてＯＳＩモデルの物理層機能を実装する。例えば、「ＰＨＹ」はしばしば、別のネットワークノードと信号を送受信する、ネットワークノード内のトランシーバ回路要素を指すために用いられる。ネットワークノード内で、ＰＨＹはリンク層デバイス（媒体アクセス制御の略語として「ＭＡＣ」とよく呼ばれる）を、光ファイバー又は銅線ケーブルなどの物理媒体に接続する。ＰＨＹデバイスは、物理符号化副層（ＰＣＳ）と物理媒体依存（ＰＭＤ）層との両方の機能性を含み得る。
【】
イーサネットの文脈において、ＰＨＹは、特定のネットワークに適用可能な、例えば１０００ＢＡＳＥ－Ｔ（１０００Ｍｂｐｓ）、１００ＢＡＳＥ－ＴＸ（銅を介して１００Ｍｂｐｓ）、及び１０ＢＡＳＥ－Ｔ（１０Ｍｂｐｓ）規格といった、ＩＥＥＥイーサネット有線パケット送信規格のイーサネット物理層部分に従ってイーサネットフレームを送受信するための物理層トランシーバデバイスを指すことができる。これらの実装において、イーサネットＰＨＹは、リンクにアナログ信号の物理アクセスを提供する。ＰＨＹが一般的にＭＡＣアドレス指定を扱わないので、マイクロコントローラ又はより高層の機能を実行する別のシステムにおいて、媒体独立インターフェース（Media-independent interface、ＭＩＩ）を用いてＭＡＣチップとインターフェース接続する。
【】
多くのネットワークインターフェースカード（ＮＩＣ）実装において、イーサネットＰＨＹは、イーサネットフレームのハードウェア送受信機能、及びイーサネットアナログドメインとリンク層パケットシグナリングのデジタルドメインとの間のインターフェース接続を実装する集積回路として実現される。ＮＩＣは、ＰＨＹ、ＭＡＣ、及び他の機能を単一の集積回路に一体化してもよく、あるいは別個の集積回路としてもよい。現代のイーサネットトランシーバの例としては、テキサス インスツルメンツ インコーポレイテッドより入手可能な、ＤＰ８３８ｘｘ、ＤＰ８３ＴＧｘｘｘ、及びＤＰ８３ＴＭｘｘｘデバイスファミリーが挙げられる。
【】
イーサネット及びいくらかの他の有線ＰＨＹの１つの機能が、クロック及びデータリカバリと呼ばれている。クロックリカバリは、ＰＨＹレシーバが信号ストリーム自体から、受信した信号ストリームのシンボルタイミングを取得することに関与する。これを行なうには、或るＰＨＹレシーバはタイミングループ機能を含み、タイミングループ機能は、受信した信号のサンプリングにおけるタイミング誤差を検出し、サンプリングポイントを最適化するためにサンプリングクロックの位相を調節する。クロック及びデータリカバリはまた、ＰＨＹレシーバにおける１つ又は複数の等化器の適応を一般的に含み、受信した信号におけるチャネル歪曲の効果に対する補償を最適化するために、適応判定帰還型等化器（ＤＦＥ）を概して含む。イーサネット文脈におけるこのようなチャネル歪曲は、符号間干渉（ＩＳＩ）として大部分は見受けられ、経時的により高い周波数が拡散される傾向がある。
【】
イーサネットＰＨＹにおけるタイミング誤差検出は、一般的に、本明細書に参照によって援用される、ミュラーらの「デジタル同期データレシーバにおけるタイミングリカバリ」Trans. on Comms., Vol. COM-24,No.5(IEEE,1976),pp.516-31に記載の方法に従って行なわれる。一般的に、この手法はサンプリング位相を調節して、シンボルのプリカーソル（pre-cursor）ＩＳＩ（Ｐ－１）とポストカーソル（post-cursor）ＩＳＩ（Ｐ１）とのバランスをとる。イーサネットＰＨＹにおけるＤＦＥの適応は、プリカーソルＩＳＩ及びポストカーソルＩＳＩの両方の振幅を最小化するために実施される。
【非特許文献】Mueller et al., “Timing Recovery in Digital Synchronous Data Receivers,” Trans. on Comms., Vol. COM-24, No.5( IEEE, 1976), pp. 516-31
【】
本明細書に記載の例に関連して、タイミング誤差検出ループ（「タイミングループ」）調節及びＤＦＥ適応が、その両方がポストカーソルＩＳＩ（Ｐ１）の監視及び最適化に関与する点で、互いに相互接続されていることが観察されている。結果として、タイミングループによってサンプリング位相を調節することで、ＤＦＥにその係数、又はタップ重みを適応させ、続いてタイミングループにサンプリング位相を再度調節させることができる、などとなる。いくつかの状況において、タイミングループとＤＦＥとのこの依存性は、収束前の長期のリンクアップ時間、そうでなければ、タイミングループが収束に失敗する、間違っているが安定している係数値にＤＦＥが収束する「デッドロック」条件に結果的になる可能性がある。これらの問題は、短いチャネルにおいて特に生じるように観察されており、短いチャネルではＩＳＩが比較的低く、それゆえにタイミング誤差検出利得が低く、また比較的少ないシンボル遷移を有し、それゆえに低いＩＳＩを示す或るタイプの改変（例えば、ＭＬＴ－３）に対して観察される。
【】
本明細書に記載の例が生じることは本文脈内である。
【発明の概要】
【】
一態様に従って、物理層トランシーバによって受信される、シンボル周波数を有する信号のシンボルタイミングリカバリ及び等化の方法が、シンボル周波数よりも大きい周波数において初期的にサンプリングクロックを用いてサンプリングすることと、サンプリングされた信号をデジタルサンプルストリームに変換することと、出力デジタルストリームを生成するために、デジタルサンプルストリームを、判定帰還型等化器を用いて等化することと、を含む。この方法はさらに、判定帰還型等化器の少なくとも１つのタップ重みを適応させることと、出力サンプルストリームから誤差測定値を計算することと、を含む。誤差測定が誤差閾値を交差したことに応答して、サンプリングクロックの位相が調節される。
【】
別の態様に従って、ネットワーク通信レシーバが、シンボル周波数を有するアナログ信号を受信する入力と、サンプリングクロック信号に応答してアナログ信号をサンプリングし、サンプリングされた信号をデジタルサンプルストリームに変換するデータコンバータとを有する。クロック生成回路要素が、レシーバのデジタルレシーバ回路要素におけるクロック制御回路要素によって生成されたクロック制御信号に応答した位相においてサンプリングクロック信号を生成するように構成される。デジタルレシーバ回路要素は、データコンバータからデジタルサンプルストリームを受け取るように結合された入力を有し、さらに、デジタルサンプルストリームから出力デジタルストリームを生成する１つ又は複数のタップ重みを有するデジタルフィルタを含む判定帰還型等化器を含む。デジタルレシーバ回路要素はまた、出力サンプルストリームのサンプルにおける誤差を測定する誤差測定回路要素と、クロック制御信号をクロック生成回路要素に生成するように構成されたクロック制御回路要素と、を含む。シーケンサ論理が、回路要素の動作を制御して、クロック生成回路要素がシンボル周波数を上回る初期化周波数においてサンプリングクロック信号を生成するように制御し、判定帰還型等化器の少なくとも１つのタップ重みを適応し、出力サンプルストリームから誤差測定値を計算する。誤差測定が誤差閾値を交差したことに応答して、クロック制御信号は、サンプリングクロックの位相を調節する。
【】
これらの態様の１つ又は複数によって可能にされた技術的な利点としては、等化及びタイミングループが相互依存している実装においても、ネットワークレシーバにおける迅速かつ精確な等化及びサンプルタイミングの協働収束（joint convergence）が得られることが挙げられる。
【】
本記載の態様によって可能とされた他の技術的利点は、当業者であれば、下記の記載を図面と共に参照することによって明らかに分かるであろう。
【図面の簡単な説明】
【】
【図】いくつかの例に従って構築されたネットワークノードのブロック形態での電気回路図である。
【】
【図】いくつかの例に従って構築された物理層トランシーバ（ＰＨＹ）のブロック形態での電気回路図である。
【】
【図】いくつかの例に従った、図２のＰＨＹの受信経路における回路要素のブロック形態での電気回路図である。
【】
【図】図３Ａの例に従った、判定帰還型等化器のブロック形態での電気回路図である。
【】
【図】図３Ａの例に従った、誤差計算回路要素のブロック形態での電気回路図である。
【】
【図】図３Ａの例に従った、受信経路の動作を図示するフローチャートである。
【】
【図】図４の例に従った動作の一例における適応の間の判定帰還型等化器係数値のプロットである。
【】
【図】図４の例に従った動作における適応中の平均二乗誤差のプロットである。
【】
【図】別の例に従った、図２のＰＨＹの受信経路における回路要素の、ブロック形態での電気回路図である。
【】
【図】図６Ａの例に従った、受信経路回路要素における誤差計算回路要素の、ブロック形態での電気回路図である。
【】
【図】図６Ａの例に従った、受信経路回路要素の動作を図示するフローチャートである。
【】
同一の参照数字又は他の参照指示子が、（機能及び／又は構造において）同一又は類似の特徴を図示するために用いられる。
【発明を実施するための形態】
【】
本明細書に記載される１つ又は複数の例は、高速イーサネット型ネットワークにおける物理層トランシーバデバイスに実装されるものとして記載されているが、それはこのような実装がそのような用途において特に有利であると企図されるからである。しかし、これらの例の態様は、例えば、他の有線ネットワーク技術に関連して、他の応用例においても有益に適用され得るように企図される。従って、下記の記載は例示のためのみに提供されており、請求される本発明の真の範囲を限定することはない。
【】
図１は、いくつかの例が実装され得るネットワークノード１００の一例を図示する。ネットワークノード１００は、ネットワークサーバ又はクライアントのいずれか又は両方の役割におけるコンピューティングデバイス、入出力機能などの周辺デバイス、センサ又はコントローラ、ルータ、スイッチ、又は別のネットワーク機能など、複数のネットワーク機能のうちの任意のものとして実現されてもよい。ネットワークノード１００はネットワーク通信媒体１０２に結合され、それを介してデータ及び制御情報を受け取ったり送信したりする。イーサネットネットワークを介してネットワーク通信が行なわれるこの特定の例において、ネットワーク通信媒体１０２は、ＣＡＴ６銅配線などとして実装される。他の実装において、ネットワーク通信媒体１０２は、光ファイバーなどとして実現されてもよい。
【】
図１の例において、ネットワークノード１００は、或る例に従って構築されたイーサネット物理層トランシーバ（ＰＨＹ）１０６を含む。ネットワーク通信媒体１０２が銅線の有線イーサネット接続である例については、ＰＨＹ１０６は媒体１０２に磁気結合インターフェース１０４によって結合される。磁気結合インターフェース１０４は、信号経路を提供する一方で、媒体１０２をＰＨＹ１０６からガルバニック絶縁するために設けられる。例えば、磁気結合インターフェース１０４は、ネットワーク通信媒体１０２と物理的に結合するために、ＰＨＹ１０６との信号経路においてコネクタジャックを用いて設けられた別個のイーサネット磁気モジュールとして実現され得る。あるいは、磁気結合インターフェース１０４は、イーサネットコネクタジャックと同じハウジング又はパッケージと統合されてもよい。いずれの場合も、この実装におけるＰＨＹ１０６と磁気結合インターフェース１０４との間のインターフェース１２２は、イーサネットの文脈において、その仕様がネットワーク通信媒体１０２に対して用いられる特定の媒体に依存するという点で、媒体依存インターフェース（ＭＤＩ）と呼ばれる。
【】
この例におけるイーサネットＰＨＹ１０６は、データ及び制御情報を上流の機能とネットワーク通信媒体１０２との間で送受信するための適切な回路要素を含む。イーサネットの文脈において、ＰＨＹ１０６はデジタルデータをイーサネットフレームの形態において媒体アクセスコントローラ（ＭＡＣ）１０８から受け取り、これらのフレームに対応するアナログ信号を、媒体１０２を介して送信するために生成する。ＰＨＹ１０６は、その受信機能において、媒体１０２を介して受信したアナログ信号を処理し、ネットワークノード１００へのデータを表すこれらの信号について、ＭＡＣ１０８及びさらに上流にある機能による消費及び処理のために、デジタルデータをイーサネットフレームにデジタル化及びフォーマットする。このように、ＰＨＹ１０６は、媒体１０２におけるイーサネットアナログドメインと、ＭＡＣ１０８によって実施される、ネットワークノード１００のためのリンク層パケットシグナリングのデジタルドメインとの間のインターフェースとして作用する。いくつかの例に従ったＰＨＹ１０６の構築及び動作を、さらに下記に詳細に記載する。
【】
この例に従って、ＰＨＹ１０６はＭＡＣ１０８にインターフェース１２４によってＭＡＣ１０８に結合され、この実装では、イーサネットの文脈において、インターフェースの仕様がネットワーク通信媒体１０２の物理的実装とは独立しているという点で、媒体独立インターフェース（Media Independent Interface（ＭＩＩ））又は低減ギガビット独立インターフェース（Reduced Gigabit Media Independent Interface（ＲＧＭＩＩ））と呼ばれている。ネットワークノード１００における媒体アクセスコントローラ（ＭＡＣ）１０８は、ＰＨＹ１０６を介してネットワークから受け取られ、送信のためにＰＨＹ１０６に通信されるデータを処理するための適切な回路要素を含む。この処理は、例えば、送信及び受信の両方向においてフレームバッファリングを管理すること、パケットフォーマット及び認識、タイマー機能、及び、ＯＳＩモデルのデータリンク層若しくはＭＡＣ層の部分に関与する他の動作を含み得る。ＭＡＣ１０８は、プロセッサ、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、デジタル回路要素、メモリ、特定用途向け集積回路（ＡＳＩＣ）、ソフトウェア、又はそれらの組み合わせと統合されてもよい。ＭＡＣ１０８は、ＰＨＹ１０６及びＭＩＩインターフェース１２４と同じ集積回路内に、あるいはＰＨＹ１０６とは別個の１つ又は複数の集積回路として、実現され得る。
【】
図１の例において、ネットワークノードプロセッサ１１０が、インターフェース１２６を介してＭＡＣ１０８に結合される。ネットワークノードプロセッサ１１０は、ネットワーク内のネットワークノード１００の機能を行なうのに適切なデータ処理及び制御能力を提供する。ネットワークノードプロセッサ１１０は、マイクロプロセッサ、マイクロコントローラ、ＦＰＧＡもしくは別のスイッチファブリック、及び／又はその機能に適切な他の回路要素として実現され得る。ネットワークノードプロセッサ１１０は、ＭＡＣ１０８と同じ集積回路内に、あるいは１つ又は複数の別個の集積回路として実現されてもよい。
【】
図２は、一例に従ったＰＨＹ１０６のアーキテクチャを図示する。上述するように、ＰＨＹ１０６は、ネットワーク通信媒体１０２におけるイーサネットアナログドメインと、ＭＡＣ１０８によって実施される、ネットワークノード１００のためのリンク層パケットシグナリングのデジタルドメインとの間の通信をインターフェース接続する全般的な機能を有する。このようにして、本例におけるＰＨＹ１０６は、場合に応じて適切なＲＧＭＩＩ又はＭＩＩプロトコルに従って、インターフェース１２４を介して、ＰＨＹ１０６によって処理された又は処理されるデジタル信号がＭＡＣ１０８にそれぞれ通信されるか受信される、ＭＩＩインターフェース回路要素２００を含む。後者の場合、ＭＡＣ１０８、ＰＨＹ１０６、磁気結合インターフェース１０４は、ネットワークプロセッサ１１０がインターフェース１２６を介して結合されるネットワークインターフェースカード（ＮＩＣ）において実現され得る。
【】
ＭＡＣ１０８に通信される、及びＭＡＣ１０８から受け取られるデジタルデータの処理のために、ＰＨＹ１０６は１つ又は複数の通信処理ブロックを含む。この例において、ＰＨＹ１０６は、ネットワークノード１００における上流機能から受け取られたデータを、ＰＨＹ１０６からネットワークに送信するために処理するための送信処理ブロック２０２ＴＸと、ネットワークから受け取られたデータを、ネットワークノード１００における上流機能に転送するために処理する受信処理ブロック２０２ＲＸとを含む。ＰＨＹ１０６が、３つのイーサネット工業プロトコルのいずれかに従って通信を処理するように動作可能である本例において、処理ブロック２０２ＴＸ、２０２ＲＸ（集合的に、又は個別に「処理ブロック２０２」と呼ばれる）は各々、１００ＢＡＳＥ－ＴＸ処理ブロック、１０ＢＡＳＥ－Ｔｅ処理ブロック、及び１０００ＢＡＳＥ－Ｔ処理ブロックを含み得る。あるいは、ネットワークノード１００が車載ネットワークの文脈で実装される場合には、ＰＨＹ１０６の処理ブロック２０２は適用可能な車載イーサネットプロトコルに従って、通信を処理するように構成され得る。処理ブロック２０２ＴＸ、２０２ＲＸは各々、ＭＩＩインターフェース回路要素２００に一方の側で結合されており、磁気結合インターフェース１０４を介したネットワーク通信媒体１０２との通信のために、別の側でハイブリッドブロック２１０に結合される。処理ブロック２０２ＴＸ、２０２ＲＸは各々、関与する特定のプロトコルに対して適切にデジタルデータを処理するように構成及び動作可能なデジタル論理回路要素（又は他の回路要素、メモリ、及び／又はソフトウェア）を含む。例えば、処理ブロック２０２ＴＸ、２０２ＲＸに含まれるデジタル論理回路要素は、デジタル信号プロセッサにおいて少なくとも部分的に、スタンドアロンプロセッサとして、又はより大規模な集積回路に埋め込まれて、及び／又は１つ又は複数の状態機械の形態におけるシーケンサ論理として、実装されてもよい。ＰＨＹ制御ブロック２０８は、処理ブロック２０２ＴＸ、２０２ＲＸ、及びＰＨＹ１０６の他の機能を、複数の動作モードのうちの選択された１つで動作するように制御するための適切な論理及び構成レジスタを含む。
【】
この例のイーサネットの文脈において、処理ブロック２０２ＴＸ、２０２ＲＸにおけるデジタル論理回路要素は、動作モード（例えば、１００ＢＡＳＥ－ＴＸ、１０ＢＡＳＥ－Ｔｅ、及び１０００ＢＡＳＥ－Ｔ）に依って、適用可能なイーサネットプロトコルにおける１つ又は複数の副層、例えば、物理符号化副層（ＰＣＳ）、物理媒体接続（ＰＭＡ）副層、及び物理媒体依存（ＰＭＤ）副層（ＭＩＩ側からイーサネット媒体側の順に）のうちの１つ又は複数を実装するように構成される。
【】
この実装において、ハイブリッドブロック２１０は、処理ブロック２０２ＴＸ、２０２ＲＸのデジタルドメインとアナログドメインとの間で信号を変換するように構成及び動作可能である（ネットワーク通信媒体１０２を介して通信されるように）。このようにして、コンバータブロック２１０はデジタル－アナログ（ＤＡＣ）変換及びアナログ－デジタル（ＡＤＣ）変換の機能性に加え、磁気結合インターフェース１０４に結合されたドライバ及びレシーバ回路要素も含む。デジタルデータのネットワーク通信媒体１０２への送信に関与する、例えば、送信処理ブロック２０２ＴＸからアナログドメインへと、適切なフィルタ及び増幅器を用いてデジタルデータを変換するためのＤＡＣを含むハイブリッドブロック２１０の回路及び機能は、送信サブシステムブロック２１４によって、図２に示されている。ネットワーク通信媒体１０２からの信号の受信に対して、ハイブリッドブロック２１０は、レシーバアナログフロントエンド（ＡＦＥ）２１６を含む。ＡＦＥ２１６は、媒体１０２からアナログ信号を受信し、それらの受信された信号を動作プロトコル下で処理ブロック２０２ＲＸを受け取るための通信のためのデジタルデータ及び制御シンボルに変換することに関与する、適切な回路要素を含む。この観点において、下記にさらに詳しく記載するように、ＡＦＥ２１６は、アナログフィルタ、レベルシフタ、１つ又は複数のプログラム可能な利得増幅器、ＡＤＣ機能性、及びこれらの動作を行なうための他の回路要素を含み得る。
【】
ＰＨＹ１０６はまた、クロック生成回路要素２２０を含み、クロック生成回路要素２２０は、この例では、適切なクロック信号をハイブリッドブロック２１０に提供するように構築され動作可能であり、本明細書に記載の例の目的のために、具体的にはレシーバＡＦＥ２１６に適切なクロック信号を提供するように構築され動作可能である。クロック生成回路要素２２０は、これらのクロックを、（例えば、ＰＨＹ１０６の外部にあり、端子ＲＥＦＣＬＫにおいて結合される水晶発振器又はバルク弾性波デバイスからの）受信したマスタークロック信号に基づいて、又は、ＰＨＹ１０６の外部もしくはＰＨＹ１０６内で生成されたマスタークロック信号に基づいて、生成し得る。クロック生成回路要素２２０はまた、図２に示すように、受信処理ブロック２０２ＲＸ及び／又はＰＨＹ制御ブロック２０８から制御信号を受信してもよい。
【】
或る付加的な機能もまた、この例に従ってＰＨＹ１０６に提供される。のように、図２に示すように、ＰＨＹ１０６はＰＨＹ制御ブロック２０８を含み、ＰＨＹ制御ブロック２０８は、ＰＨＹ１０６を集積回路デバイスとして制御するための適切な動作を実行するために構築され動作可能である、管理及び制御回路要素を含み、このような動作には、リセット、割り込み生成及び操作、状態及び制御情報を外部回路要素から受け取ったり通信したりするための回路要素等が含まれる。例えば、ＭＩＩインターフェース２００に関連する構成及び状態情報ならびに上流機能との通信を格納するために、ＭＩＩレジスタ２２２が設けられてもよい。図２に示されていない他の機能もまたＰＨＹ１０６に提供されてもよく、そのような機能には、電力管理、「ウェイクオン（Ｗａｋｅ ｏｎ）ＬＡＮ）」回路機能、オートネゴシエーション回路機能等が含まれる。
【】
図３Ａは、いくつかの例に従ったＰＨＹ１０６の受信経路における或る回路要素の例を図示し、このような回路要素には、ＡＦＥ２１６、クロック生成回路要素２２０、及び受信処理ブロック２０２ＲＸの一部が含まれる。ＡＦＥ２１６は、入力信号をネットワーク通信施設１０２から磁気結合インターフェース１０４を介して受信するため、入力がインターフェース１２２に結合されたアナログハイパスフィルタ３０２を含む。ハイパスフィルタ３０２の出力は、プログラム可能な利得増幅器３０４及びアナログローパスフィルタ３０６に結合され、アナログローパスフィルタ３０６の出力はＡＤＣ３０８の入力に結合される。この例において、ハイパスフィルタ３０２及びローパスフィルタ３０６は、インターフェース１２２から受信した信号に信号調整（signal conditioning）を提供し、プログラム可能な利得増幅器（ＰＧＡ）３０４は、調整された入力信号に自動利得制御（ＡＧＣ）を適用する。
【】
ＡＤＣ３０８は、調整されて増幅されたアナログ信号を、クロック生成回路要素２２０からのサンプリングクロックＳＣＬＫの位相及び周波数においてサンプリングし、その信号の各サンプルをデジタルシンボルに変換する。イーサネットＰＨＹ１０６におけるこの実装において、ＡＤＣ３０８のサンプリングレートはシンボル毎に１サンプル（１Ｓｐｓ）であり、このようにして、サンプリングクロックＳＣＬＫの周波数は、受信したアナログ信号のシンボル率にある。このシンボル周波数は、適用可能な規格（例えば、「ギガビットイーサネット」のためのＩＥＥＥ規格８０２．３ａｂ）によって設定されてもよく、ネットワークノード１００と接続されているネットワークとの間でネゴシエートされてもよく、あるいはその他の方式でＰＨＹ１０６に通信されてクロック生成回路要素２２０に適用されてもよい。各シンボル期間内でのサンプリングクロックＳＣＬＫの位相は、例えば下記のように観察された信号品質に応答して、クロック生成回路要素２２０によって制御及び調節される。ＡＦＥ２１６におけるＡＤＣ３０８によって生成されたシンボルストリームは、受信処理ブロック２０２ＲＸに転送される。
【】
図３Ａは、シンボルタイミングリカバリ及び等化回路要素３００のアーキテクチャを示し、これは受信処理ブロック２０２ＲＸの回路要素の一部を構成する。特に、図３Ａに示すシンボルタイミングリカバリ及び等化回路要素３００は、ＡＦＥ２１６によって生成されたシンボルストリームからのシンボルタイミングリカバリ動作を等化のための適応と併せて、ＡＦＥ２１６からのシンボルストリームに実施されたクロック及びデータリカバリ動作の一部として動作する。図３Ａのシンボルタイミングリカバリ及び等化回路要素は、ＰＨＹ１０６の他の回路要素と共に単一の集積回路内への埋め込みプロセッサとして、又はスタンドアロンプロセッサとして組み込まれたデジタル信号プロセッサ（ＤＳＰ）として実装されてもよく、あるいは、プログラム可能なもしくはハードウェアに組み込まれた、カスタム、セミカスタム、特定用途向け、又は他の論理回路要素等として実装されてもよい。
【】
図３Ａに示すように、ＡＦＥ２１６から受け取ったシンボルストリームはデジタル自動利得制御（ＡＧＣ）機能３１０に適用され、ＡＧＣ機能３１０は、受け取ったシンボルストリームに適用された利得を一般的な方式で動的に調節する。この例において、フィードフォワード等化器（ＦＦＥ）３１２が、ＡＧＣ機能３１０の出力を受け取り、プリセット（例えば、非適応）等化器フィルタとして動作する。ＦＦＥ３１２の係数又はタップ重みはチャネルＡＧＣ機能３１４によって設定され、これは、ＡＦＥ２１６から受け取ったシンボルストリームから粗いチャネル予測を取得する。
【】
ＡＧＣ３１０による増幅及びＦＦＥ３１２による等化の後、受け取ったシンボルストリームは、この例に従って、判定帰還型等化器（ＤＦＥ）３２０に適用される。この実装において、ＤＦＥ３２０は適応等化器であり、その係数又はタップ重み（このような用語は本記載において交換可能に用いられる）は、シンボルストリームから残差ポストカーソルＩＳＩを低減するために動的に適応される。
【】
図３Ａに示すように、ＤＦＥ３２０は加算器機能３２２として考慮されることができ、加算器機能３２２は、ＦＦＥ３１２の出力からシンボルストリームを受け取る１つの入力と、フィードバック信号を受信する第２の入力とを有し、加算器３２２はフィードバック信号をシンボルストリームから減算し、残りを残差サンプルｘ（ｎ）として判定スライサ３２４に出力する。スライサ３２４は加算器３２２からの残差サンプルを量子化して、ネットワークノード１００における上流機能に転送する前に受信処理ブロック３０２ＲＸにおいて他の回路要素による処理のための出力シンボル
を生成する。デジタルフィルタ３２５は、スライサ３２４からの出力シンボル
にデジタルフィルタ機能を適用してフィードバックを生成し、フィードバックは入力シンボルストリームから加算器３２２によって減算される。この例示の実装に対する一般的な意味において、デジタルフィルタ３２５は、加算器３２２に適用されたフィードバック信号が１つ又は複数の残差ポストカーソルを除去して、チャネル歪曲から得られたＩＳＩを補償するように適応される。
【】
図３Ｂは、デジタルフィルタ３２５がより詳細に図示されているＤＦＥ３２０の構成を図示する。この例において、デジタルフィルタ３２５は、直列に接続される１つ又は複数の遅延段３２６を含み、各遅延段３２６の出力が乗算器３２７のうちの対応する１つにおいてタップ重みｗｋで乗算され、結果として得られた積が加算器３２８で合計されて、加算器３２２への減数として適用されるフィードバック信号を生成する。適応論理３２９がＤＦＥ３２０（又はＤＳＰ３００の任意の他の個所において）に提供されて、適応式に従って、乗算器３２７によって適用されるタップ重みｗｋを適応する。例えば、適応論理３２９は、図３Ｂの例におけるｍ個のタップ重みｗｋの各々を、下記の再帰的最小二乗法に従って適応し得る。
式中、ｎ及びｎ－１は、ＤＦＥ３２０によって処理されるデジタルシンボルストリームにおける、それぞれ、第ｎ及び第（ｎ－１）のサンプルの指数であり、μは、０と１との間の学習定数であり、
は、第（ｎ－１）番目のサンプルについてのスライサ３２４の出力を指し、ｅｒｒは、スライサ３２４の入力におけるサンプルｘ（ｎ）と、その第ｎ番目のサンプルについてのスライサ出力
との間の違いを表す。
デジタルフィルタ３２５におけるタップ重みの数ｍ、ひいてはデジタルフィルタ３２５の順は、特定の実装に従って変動し得る。適応論理３２９は、各サンプルの後にタップ重みｗｋを適応するように動作し得る
【】
ＤＦＥ３２０は代替的に、判定帰還型等化器に対する任意の手法に従って実装されてもよい。
【】
図３Ａの例示のアーキテクチャに従ったシンボルタイミングリカバリ及び等化回路要素３００はまた、スライサ３２４の出力からシンボルストリーム
を受け取る入力と、スライサ３２４の入力において加算器３２２から残差サンプルｘ（ｎ）を受け取る入力とを有するＭＳＥ計算回路要素３４０を含み、これらのサンプルに基づいて、誤差測定値を計算する。この誤差測定はノイズの測定であり、スライサ３２４におけるＩＳＩを含む。例えば、ＭＳＥ計算回路要素３４０は、下記の式に従って平均二乗誤差測定ＭＳＥを計算し得る。
但し、式（３）の合計は、事前に選択された数のサンプルにわたって、例えばシンボルストリームにおけるスライドウィンドウのサンプルにわたって、取得された二乗差の加重合計に対応する。
【】
図３Ａに示すように、タイミング誤差検出（ＴＥＤ）回路要素３５０もまた、この例においてシンボルタイミングリカバリ及び等化回路要素３００に含まれる。ＴＥＤ回路要素３００は、それぞれスライサ３２４の入力及び出力から残差サンプルｘ（ｎ）及びシンボルストリーム
を受け取る入力を有し、また、シンボル期間における最適な時点に対してＡＤＣ３０８に適用されたサンプリングクロックＳＣＬＫの位相の予測誤差を示すタイミング誤差信号ｔｅｄを生成するように構成される論理及びメモリ回路要素を含む。ＴＥＤ回路要素３５０は、例えば、で組み込まれたミュラーらの文献に記載の手法に従って、タイミング誤差信号ｔｅｄを生成してもよい。この手法に従って、タイミング誤差信号ｔｅｄは、下記に従ってＴＥＤ回路要素によって計算される。
この式（４）の右手側にある第１の項は、第１のＩＳＩポストカーソルＰ１に対応し、第２の項は、第１のＩＳＩプリカーソルＰ－１に対応する。
【】
本例に従ったシンボルタイミングリカバリ及び等化回路要素３００は、クロック生成回路要素２２０と共に、ＴＥＤ回路要素３５０によって検出されたタイミング誤差に応答してサンプリングクロックＳＣＬＫの位相を調節するように構成されたタイミングループを実装する。この例において、このタイミングループは、サンプリング位相を調整して、ＴＥＤ回路要素３５０によって生成されるタイミング誤差信号ｔｅｄを最小化するために動作する。図３Ａに示すように、タイミング誤差信号ｔｅｄはループフィルタ３５２に適用され、ループフィルタ３５２は、サンプリング位相の調節のための適切な応答及び安定性を有する転送機能を適用するデジタルフィルタであり、フィルタリングされた誤差信号は、加算器３５４の１つの入力に適用される。加算器３５４の出力は、フィルタリングされたタイミング誤差信号ｔｅｄと初期化周波数ｆｉｎｉｔとの合計を反映して、数値制御発振器（ＮＣＯ）３５６に適用され、ＮＣＯ３５６は、加算器３５４の出力に応答して、クロック生成回路要素２２０に適用するために制御信号ＵＰ／ＤＮを生成する。
【】
クロック生成回路要素２２０は、種々の構成において構築され得る。例えば、図３Ａに示すように、クロック生成回路要素２２０は位相同期ループ（ＬＬＰ）３６０を含む。ＰＬＬ３６０は、クロック生成回路要素２２０の外部で生成された参照クロック信号であり得る参照クロックＲＥＦＣＬＫに基づいてクロック信号を生成し、あるいは、クロック生成回路要素２２０は、水晶発振子などの外部クロック参照に基づいて、参照クロックＲＥＦＣＬＫを生成する発振器を含んでもよい。ＰＬＬ３６０はその出力クロックを位相補間器（ＰＩ）３６２に適用し、ＰＩ３６２は、シンボルタイミングリカバリ及び等化回路要素３００におけるＮＣ３５６から制御信号ＵＰ／ＤＮを受信し、それに応答してサンプリングクロックＳＣＬＫを生成する。
【】
この例において、ＰＩ３６２は、制御信号ＵＰ／ＤＮの「アップ」パルスに応答してサンプリングクロックＳＣＬＫの位相を進め、制御信号ＵＰ／ＤＮの「ダウン」パルスに応答してサンプリングクロックＳＣＬＫの位相を遅らせるように構成される。今度は、ＴＥＤ回路要素３５０は、ループフィルタ３５２、加算器３５４、及びＮＣＯ３５６と共に、現在のサンプリング位相が最適時点から遅れていることをタイミング誤差信号ｔｅｄが示している（例えば、ポストカーソルＰ１がプリカーソルＰ－１より大きいことに起因して、ｔｅｄが正である）ことに応答して、ＮＣＯ３５６が制御信号ＵＰ／ＤＮの「アップ」パルスを発行するように構成される。逆に、ＮＣＯは、現在のサンプリング位相が最適時点より進んでいることをタイミング誤差信号ｔｅｄが示している（例えば、ポストカーソルＰ１がプリカーソルＰ－１より小さいことに起因して、ｔｅｄが負である）ことに応答して、制御信号ＵＰ／ＤＮの「ダウン」パルスを発行する。従って、シンボルタイミングリカバリ及び等化回路要素３００のタイミングループは、タイミング誤差信号ｔｅｄの振幅を最小化するように動作する。
【】
複数のサンプリング期間にわたって同じ方向においてサンプリングクロックＳＣＬＫの位相を継続的に調節する（進める又は遅らせる）ことは、サンプリングクロックＳＣＬＫの周波数を調節する効果を有することができる。このように、本明細書に記載の位相調節又は調整はまた、サンプリングクロックＳＣＬＫの周波数調節又は調整として考慮され得る。
【】
図３Ａのこの例におけるシンボルタイミングリカバリ及び等化回路要素３００の動作は、シーケンサ論理３３０によって制御される。シーケンサ論理３３０は、プログラム可能な又はハードウェアに組み込まれたシーケンサ論理として構築され得、シンボルタイミングリカバリ及び等化回路要素３００の機能が、ＤＦＥ３２０、ＭＳＥ計算回路要素３４０、及びＴＥＤ回路要素３４０を含む種々の機能の所望の動作を行なうことを可能にするように構成される。特に、この例に従って、ＭＳＥ計算回路要素３４０からの平均二乗誤差信号ＭＳＥがシーケンサ論理３３０に適用され、それに応答して、シーケンサ論理３３０は制御信号ＴＬＯＯＰ＿ＳＴＲＴをＴＥＤ回路要素３５０に発行して、シンボルタイミングリカバリ及び等化回路要素３００のタイミングループの動作を開始させる。
【】
図３Ｃは、ＭＳＥ計算回路要素３４０及び関連する機能の構築を、例えばシーケンサ論理３３０に含まれ得るように、或る例に従って図示する。ＭＳＥ計算回路要素３４０は、スライサ３２４の入力における１つの残差サンプルｘ（ｎ）を受け取る１つの入力と、スライサ３２４の出力からのシンボルストリーム
を受け取る別の入力とを有する加算器３７０を含む。加算器３７０は、各サンプルについてスライサ出力シンボル
を残差ｘ（ｎ）から減算し、結果として得られた差分を二乗機能３７２に提供し、二乗機能３７２が各サンプルについて二乗誤差
を生成する。二乗機能３７２からの二乗誤差は、無限インパルス応答（ＩＩＲ）フィルタ３７４の入力に転送され、ＩＩＲフィルタ３７４は、二乗誤差計算の加重合計から１つ又は複数のサンプルのスライディングウィンドウを介して誤差測定ＭＳＥを生成する。
【】
ＭＳＥ計算回路要素３４０による出力としての誤差測定ＭＳＥは、ＭＳＥ計算回路要素３４０によって生成された誤差測定ＭＳＥの最小値ＭＳＥｍｉｎと最大値ＭＳＥｍａｘとを識別するように構成された論理回路要素又は機能性として構築される、最小／最大推定論理３８０に転送される。最小誤差値ＭＳＥｍｉｎ及び最大誤差値ＭＳＥｍａｘは、図３Ｃの配置において、ＭＳＥ監視論理３８２に転送される。ＭＳＥ監視論理３８２はまた、ＭＳＥ計算回路要素３４０から誤差測定ＭＳＥを受け取る。ＭＳＥ監視論理３８２は、誤差測定ＭＳＥを、最小誤差値ＭＳＥｍｉｎに基づいて、又は、いくつかの実装において、最小誤差値ＭＳＥｍｉｎと併せて最大誤差値ＭＳＥｍａｘに基づいて、ＭＳＥ監視論理３８２によって判定された閾値に対するサンプルストリームを介して監視するように構成される。誤差測定ＭＳＥの監視に基づいて、ＭＳＥ監視論理３８２はさらに、開始信号ＴＬＯＯＰ＿ＳＴＲＴをＴＥＤ回路要素３５０に生成することによってタイミングループの動作を開始させるように構成される。
【】
図３Ａの例示のアーキテクチャにおいて、最小／最大推定論理３８０及びＭＳＥ監視論理３８２は、シーケンサ論理３３０内に含まれているように示されている。あるいは、これらの論理機能及び回路要素は、ＭＳＥ計算回路要素３４０自体の中、又はシンボルタイミングリカバリ及び等化器回路要素３００内の他の箇所に、特定の実装に適切になように組み込まれてもよい。
【】
次に図４を参照して、図３Ａのアーキテクチャに従った、ＡＦＥ２１６と、クロック生成回路要素２２０と、シンボルタイミングリカバリ及び等化器回路要素３００とを含むＰＨＹ１０６の受信経路の動作を、一例に関連して説明する。この手法に従って、サンプリングクロックＳＣＬＫの位相を調節するためのタイミングループの開始が、ＤＦＥ３２０が低誤差条件に収束して、サンプリングタイミングと受信経路の等化とを協働して収束することを容易にするときに生じるように制御される。
【】
動作は、図４の状態４００によって示されるように、受信経路がアイドル状態にあるところから開始する。ネットワークからの入力通信の受領のためにＰＨＹ１０６の起動の際、プロセス４０２がまず実施されて、ＡＦＥ２１６におけるプログラム可能な利得増幅器３０４の利得を設定し、続いてプロセス４０４においてＣＡＧＣ３１４によるチャネル条件の測定に基づいてデジタルＡＧＣ３１０を設定する。シンボルタイミングリカバリ及び等化回路要素３００におけるＦＦＥ３１２内のタップ重みもまた、事前に選択されるか又はその他の方式で確立されていない場合には、プロセス４０４において設定され得る。
【】
プロセス４０６において、シンボルタイミングリカバリ及び等化回路要素３００におけるシーケンサ論理３３０が、サンプリングクロックＳＣＬＫの周波数を初期化周波数ｆｉｎｉｔに初期化する。初期化周波数ｆｉｎｉｔは、ネットワークからＡＦＥ２１６において受信した信号のシンボル周波数、例えば或るネットワーク規格に従って設定された周波数、よりもわずかに高い周波数であるように選択される。物理層に対してはＩＥＥＥ規格８０２．３ａｂに従って動作する、銅線のワイヤラインを介した「ギガビットイーサネット」の例の場合、シンボル周波数は１２５ＭＨｚの公称周波数にあり、±２００ｐｐｍの許容偏差を有する。その例においては、初期化周波数ｆｉｎｉｔは許容偏差帯よりわずかに高くに外れた周波数、例えば、公称周波数１２５ＭＨｚから＋４００ｐｐｍに設定されてもよく、初期化周波数ｆｉｎｉｔが入力信号のシンボル周波数よりも高いことを確実にする。図３Ａのアーキテクチャにおいて、プロセス４０６は、シーケンサ論理３３０が加算器３５４に適切な初期化周波数信号ｆｉｎｉｔを発行することによって行なわれる。それを受けて加算器３５４はＮＣＯ３５６を制御して、制御信号ＵＰ／ＤＮの適切な「アップ」パルスを、クロック生成回路要素２２０における位相補間器３６２に発行する。初期化周波数ｆｉｎｉｔにおいて、位相補間器３６２は各サンプル期間におけるサンプリングクロックＳＣＬＫの位相を進めて、受信した信号のシンボル周波数よりもわずかに高いサンプリング周波数を結果として得る。ＴＥＤ回路要素３５０を含むタイミングループは、この時点では無効であるか何らかの他の方式で動作可能ではなく、クロック生成回路要素２２０に、各シンボル期間においてサンプリングクロックＳＣＬＫの位相を初期化周波数ｆｉｎｉｔに従って進めることを可能にする。結果として、サンプリングポイントは各シンボル期間とともに進み、最終的に及び周期的にシンボル間隔にわたって一巡する。
【】
プロセス４０６において初期化周波数ｆｉｎｉｔが設定された後、プロセス４０８において、ＤＦＥ３２０の係数が初期化周波数ｆｉｎｉｔで受信した信号から得られた複数のサンプルにわたって適応される。例えば、動作及び適応のプロセス４０８は、より高い初期化周波数ｆｉｎｉｔが少なくとも一度、好ましくは一度より多く、シンボル間隔を一巡するのに充分な複数のサンプル期間にわたって継続する。図５Ａは、デジタルフィルタ３２５が二次のものであり、２つのタップ重みｗ１及びｗ２を適応する例示の実装に対する適応プロセス４０８の挙動を図示する。この例について図５Ａに示すように、プロセス４０８を約４６００サンプルに対して実施した後に、タップ重みｗ１及びｗ２の値は、初期化周波数ｆｉｎｉｔにおけるサンプリングクロックＳＣＬＫの位相がシンボル間隔を一巡しながら発振し始める。これは、初期化周波数ｆｉｎｉｔが、受信された信号のシンボル周波数よりも少なくとも約２００ｐｐｍ高いためである。
【】
プロセス４１０において、シンボルタイミングリカバリ及び等化回路要素３００におけるＭＳＥ計算回路要素３４０が、ＤＦＥ３２０の出力から誤差計測ＭＳＥを計算し、監視する。ＭＳＥ監視プロセス４１０は、プロセス４０８において得られた第１のサンプルで始めてもよく、あるいは、プロセス４０８ではＤＦＥ３２０が一般的に早くからよく適応しないことを考慮して、プロセス４０８において後に始まってもよい。図５Ａの例に示すように、タップ重みｗ１及びｗ２の値が発振すると、初期化周波数ｆｉｎｉｔにおけるサンプリングクロックＳＣＬＫの位相がシンボル間隔を一巡する際に誤差測定ＭＳＥが発振する。図５Ｂは、動作及び適応プロセス４１０の間の、プロセス４１０における誤差測定ＭＳＥの計算の一例を図示する。この例において、誤差測定ＭＳＥは約４６００サンプルにおいて極小値を有し、約５６００サンプル、６４００サンプル、７２００サンプルなどにおいて、より深い極小値が生じる。
【】
図４の方法におけるプロセス４１０は、さらに、閾値誤差測定ＭＳＥｔｈｒの判定を含む。図３Ａ～図３Ｃの例において、プロセス４１０における誤差測定閾値ＭＳＥｔｈｒの判定は、プロセス４０８におけるＤＦＥ３２０の適応中に処理されたサンプルを介して、最小／最大推定論理３８０によって観察された少なくとも最小誤差測定ＭＳＥｍｉｎに基づいて、シーケンサ論理３３０のＭＳＥ監視論理３８２によって実施される。例えば、誤差測定閾値ＭＳＥｔｈｒは、複数のサンプルを介して観察された最小誤差測定ＭＳＥｍｉｎに、その最小値からの差分Δを足して計算されてもよい（例えば、ＭＳＥｔｈｒ＝ＭＳＥｍｉｎ＋Δ）。差分Δは固定値であってもよく、又は下記のように、ＤＦＥ３２０の適応の間に観察された最小誤差測定ＭＳＥｍｉｎと最大誤差測定ＭＳＥｍａｘとの差分に基づいていてもよい。
式中、δは選択された分数である。
【】
プロセス４１０における誤差測定閾値ＭＳＥｔｈｒの判定に続き、ＭＳＥ監視論理３８２は、シンボルタイミングリカバリ及び等化回路要素３００が付加的な入力シンボルを受信する度に、誤差測定ＭＳＥを監視し続ける。この監視中の判定４１１において、ＭＳＥ監視論理３８２は、直近の誤差測定値ＭＳＥ（ｎ）がプロセス４１０において判定された誤差測定閾値ＭＳＥｔｈｒを下回るかどうかを判定する。そうでない（判定４１１が「いいえ」である）場合、ＤＦＥ３２０は再度そのシンボルに基づいて適応され、監視が継続される。
【】
誤差測定値ＭＳＥ（ｎ）が誤差測定閾値ＭＳＥｔｈｒを下回る（判定４１１が「はい」である）ことに応答して、シーケンサ論理３３０は、タイミングループの動作を、例えばＭＳＥ監視論理３８２が図３Ａの例示のアーキテクチャにおけるＴＥＤ回路要素３５０に制御信号ＴＬＯＯＰ＿ＳＴＡＲＴを発行することで開始する。制御信号ＴＬＯＯＰ＿ＳＴＡＲＴに応答して、ＴＥＤ回路要素３５０は動作して、タイミング誤差信号ｔｅｄを生成する。図３Ａ～図３Ｃの例示の実装において、タイミング誤差信号ｔｅｄは、例えばの式（４）に従って、ＤＦＥ３２０のスライサ３２４の、それぞれ、入力及び出力からの残差サンプルｘ（ｎ）とシンボルストリーム
に基づく。ＴＥＤ回路要素３５０、ループフィルタ３５２、加算器３５４、ＮＣＯ３５６、及びＰＩ３６２のタイミングループの動作は、より迅速に収束を達成するために、タイミング誤差信号ｔｅｄに応答して、まずは粗く、次に微細に、サンプリングクロックＳＣＬＫの位相を調節し得る。図４に示すように、サンプリング位相の粗い調節がプロセス４１４においてまず実施され、プロセス４１６においてサンプリング位相の微調整が続く。ＤＦＥ３２０の継続的な適応は、誤差測定ＭＳＥが本プロセスにおいてこの時点で最小値に近いことを考慮すると、必要に応じてプロセス４１４、４１６におけるタイミングループの調節と協働的に実施され得る。
【】
プロセス４１６におけるタイミングループの微調整に続いて、ＡＦＥ２１６とシンボルタイミングリカバリ及び等化回路要素３００とを含むＰＨＹ１０６の受信経路の定常動作が、状態４２０において行なわれる。
【】
この例に従って、等化及びタイミングループが相互依存している実装においても、ネットワークレシーバにおける等化及びサンプルタイミングの協働収束が迅速かつ精確に達成される。この収束は、より高い初期化周波数ｆｉｎｉｔを等化器適応中に適用して、比較的低誤差をもたらす等化器タップ重みを識別し、タイミングループをその低誤差条件において等化器で開始させることによって達成される。言い換えると、サンプリング位相調節は、正しい係数値において等化器が収束に近い時点で始まり、このことはタイミングループの収束に必要な時間、ならびにその収束における精確さを低減させる。
【】
代替の例に従って、サンプリングクロックの位相が入力アナログ信号のシンボル間隔を一巡する際の発振誤差測定の周期性が、タイミングループ調節の開始において初期位相調節を提供することにおいて用いられる。図５Ｂに示すように、受信した信号をＡＤＣ３０８が初期化周波数ｆｉｎｉｔにおいてサンプリングする間に得られた発振誤差測定ＭＳＥは、期間ＴＭＳＥを示す。これらの例に関連して、初期化周波数ｆｉｎｉｔとネットワークから受信される入力信号のシンボル周波数との間の周波数オフセットｆｄｅｌｔａが、サンプリングクロックのための初期位相補正を導出するために用いられるこのＴＭＳＥにおける周期性から決定することができることが観察されている。
【】
図６Ａは、この代替の例に従ったＰＨＹ１０６の受信経路における或る回路要素のアーキテクチャを示す。図６Ａにおいて、図３Ａの構成に示される同じ又は類似する特徴又は機能を図示するために同じ参照符号が用いられており、それら同じ特徴及び機能の前述の説明は図６Ａの実装にも関連する。この代替の実装において、図６Ａのシンボルタイミングリカバリ及び等化回路要素６００は、ＡＦＥ２１６によって生成されたシンボルストリームからのシンボルタイミングリカバリ動作を、ＡＦＥ２１６からのシンボルストリームに実施されたクロック及びデータリカバリ動作の一部として、等化のための適応と共に実施する。図３Ａのアーキテクチャにあるように、シンボルタイミングリカバリ及び等化回路要素６００は、ＰＨＹ１０６の受信処理ブロック２０２ＲＸの回路要素の一部を構成し、同様に埋め込みもしくはスタンドアロンプロセッサとして、あるいは、プログラム可能なもしくはハードウェアに組み込まれた、カスタム、セミカスタム、特定用途向け、又は他の論理回路要素として実装され得る。
【】
ＡＦＥ２１６によって生成され、及びデジタルＡＧＣ機能３１０及びＦＦＥ３１２に適用されたデジタル化シンボルストリームは、続いてＤＦＥ６２０に適用される。この代替の実装におけるＤＦＥ６２０は、のＤＦＥ３２０と同様に構成されるが、この例では、その一次タップ重みｗ１（タップ６２５ａ）に対して、より高いタップ重みｗ２～ｗｍ（タップ６２５ｂ）の選択的な適応を可能とするように構成されている。
【】
この代替の実装に従ったタイミングループシンボルタイミングリカバリ及び等化回路要素６００における、ＴＥＤ回路要素３５０、ループフィルタ３５２、及びＮＣＯ３５６の各々は、図３Ａに対してしたものと同様に構築及び構成される。シーケンサ論理６３０は、のシーケンサ論理３３０と同様に構成され、このようにして、ＭＳＥ計算回路要素６４０によって生成されるように誤差測定ＭＳＥを監視するためのＭＳＥ監視論理を含む。しかし、図６Ａの代替の実施に従って、ＭＳＥ計算回路要素６４０は、のＭＳＥ計算回路要素３４０とは異なって構成される。
【】
図６Ｂは、シンボルタイミングリカバリ及び等化回路要素６００の例示の実装におけるＭＳＥ計算回路要素６４０の構成を図示する。ＭＳＥ計算回路要素６４０は加算器６７０を含み、加算器６７０の入力はＤＦＥ６２０に結合されて、ＤＦＥ６２０におけるスライサ６２４の入力及び出力における残差サンプルｘ（ｎ）とシンボルストリーム
とを受け取る。加算器６７０は、各シンボル
を対応する残差ｘ（ｎ）から減算し、二乗機能６７２に差分を提供するように構成される。二乗機能６７２は、加算器６７０からの差分の二乗を、ＩＩＲ６７４への適用のために出力し、ＩＩＲ６７４はサンプル期間のスライディングウィンドウにわたる二乗された差分の加重合計として誤差測定ＭＳＥを生成する。各サンプルについての誤差測定ＭＳＥは、と同様に、シーケンサ論理６３０におけるＭＳＥ監視論理に転送される。
【】
図６Ｂに示すこの例において、ＭＳＥ計算回路要素６４０はまた、最小／最大推定論理６８０と、カウンタ６８２と、ルックアップテーブル（ＬＵＴ）６８４とを含む。あるいは、最小／最大推定論理６８０、カウンタ６８２、及びＬＵＴ６８４のいくつか又はすべてが、シーケンサ論理６３０に実装されてもよく、又はシンボルタイミングリカバリ及び等化回路要素６００に含まれる別個の論理もしくは他の回路要素に実装されてもよい。
【】
この例における最小／最大推定論理６８０は、誤差測定ＭＳＥの値から誤差の或る測定値を識別するために構成された論理回路要素又は機能性として構築される。この例において、最小／最大推定論理６８０は、誤差測定閾値ＭＳＥＴｈｒ＿ｓｅｑを算出するように構成され、誤差測定閾値Ｔｈｒ＿ｓｅｑに基づいてタイミングループが開始され、また、最小誤差測定ＭＳＥｍｉｎ及び最大誤差測定ＭＳＥｍａｘの算術平均に対応する誤差中点値ＭＳＥｍｉｄを生成するように構成される。誤差測定閾値ＭＳＥＴｈｒ＿ｓｅｑは、この実装（図６Ａ）においてシーケンサ論理６３０に転送され、誤差中点値ＭＳＥｍｉｄは、ＭＳＥ計算回路要素６４０におけるカウンタ６８２に転送される。カウンタ６８２はまた、入力において誤差測定ＭＳＥを受け取る。
【】
この例におけるカウンタ６８２は、例えば中点交差間のクロック信号のサイクルをカウントし、そのカウント又は時間測定値をＬＵＴ６８４に転送することで、誤差中点値ＭＳＥｍｉｄの交差間の時間を測定するように動作可能である。この実装において、ＬＵＴ６８４は、周波数オフセットｆｄｅｌｔａの値に対する、誤差測定の期間に対応するカウント値のマッピングを格納するメモリリソースである。このマッピングは、下記の関係に基づく。
θ＝２π（ｆｄｅｌｔａ・ＴＳＹＭ） （６）
式中、θは周波数オフセットｆｄｅｌｔａから得られるサンプル期間ＴＳＹＭ内の位相オフセットである。従って、周波数オフセットｆｄｅｌｔａにおける位相オフセットの補正は、シンボル期間に一致する正しい周波数にサンプリングクロックを配置することができる。この例において、カウンタ６８２によるカウント出力は、ＬＵＴ６８４へのアドレスとして適用され、それに応答してＬＵＴ６８４はそのアドレスに格納されているマッピングを周波数オフセットｆｄｅｌｔａとして読み取って出力する。図６Ａに示すように、ＬＵＴ６８４による周波数オフセットｆｄｅｌｔａは、ループフィルタ３５２の出力とシーケンサ論理６３０からの初期化周波数ｆｉｎｉｔと共に加算器６５４の入力に適用される。
【】
この代替の例に従って、ＭＳＥ計算回路要素６４０によって決定された周波数オフセットｆｄｅｌｔａは、サンプリングクロックＳＣＬＫの位相が初期化周波数ｆｉｎｉｔに従って各シンボル期間において進む際の誤差測定ＭＳＥの最小値の周期性に対応し、周期的にシンボル期間を一巡する。ＭＳＥ計算回路要素６４０によって決定されたこの周波数オフセットｆｄｅｌｔａは、サンプリングクロックＳＣＬＫのための周波数補正を導出するために用いられる。
【】
図７は、この代替の例に従って、この観察に基づくタイミングリカバリ及び等化適応の方法を図示する。この方法において、プロセス４０２～４０８は、シンボルタイミングリカバリ及び等化回路要素６００の動作中における初期化周波数ｆｉｎｉｔでのＤＦＥ６２０の適応を含め、図４に関連して説明された方式でアイドル状態４００から実施される。
【】
この例示の実装に従って、ＤＦＥ適応プロセス４０８は、ネットワークチャネルが短い、例えば、１０メートル以下である場合、一次タップ重みｗ１ではなく、より高次のタップ重みｗ２～ｗｍのみを適応し得る。短いチャネルのためのＤＦＥ適応は、ＩＳＩポストカーソルＰ１が、短いチャネルにおいて一般的に非常に小さく、ＡＦＥ２１６におけるＨＰＦ３０２の効果に起因して負であり得ることに基づく。この実装に関連して、タイミングループ調節中における一次タップ重みｗ１の適応が、このような状況において有利であり得ることが観察されている。
【】
プロセス７１０において、ＭＳＥ計算回路要素６４０は、図４に関連してするように、各サンプルに対して誤差測定ＭＳＥを生成する。この実装において、最小／最大推定論理６８０は、ＭＳＥ計算回路要素６４０によって生成された誤差測定ＭＳＥ値の観察された最小値ＭＳＥｍｉｎ及び最大値ＭＳＥｍａｘのいずれか又は両方から、誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑを計算するように構成される。例えば、最小／最大推定論理６８０は、複数のサンプルにわたって観察された最小誤差測定ＭＳＥｍｉｎに差分Δを加算することで、誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑを決定し得る。この差分Δは固定値であってもよく、あるいはＤＦＥ６２０の適応中に観察された最小誤差測定ＭＳＥｍｉｎと最大誤差測定ＭＳＥｍａｘとの差分に基づいてもよい。一度計算されると、誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑはシーケンサ論理６３０に転送される。
【】
プロセス７１２において、ＭＳＥ計算回路要素６４０は、初期化周波数ｆｉｎｉｔで得られたサンプルに対する誤差測定ＭＳＥの周期性に基づいて、周波数オフセットｆｄｅｌｔａを生成する。この例において、この周期性は、誤差計測ＭＳＥによる誤差中点値ＭＳＥｍｉｄの交差間のクロックサイクルをカウンタ６８２がカウントすることによって測定され、そのカウントをＬＵＴ６８４に適用してオフセット周波数ｆｄｅｌｔａが得られる。
【】
プロセス７１４において、プロセス７１２において決定されたオフセット周波数ｆｄｅｌｔａが、シーケンサ論理６３０からの初期化周波数ｆｉｎｉｔと共に、加算器６５４に適用される。加算器６５４による合計出力がＮＣＯ３５６に適用され、ＮＣＯ３５６はそれに従ってＰＩ３６２に制御信号ＵＰ／ＤＮを適用し、サンプリングクロックＳＣＬＫの周波数を調節して、受信した信号のサンプルがＡＤＣ３０８で得られる。
【】
シーケンサ論理６３０におけるＭＳＥ監視論理は、シンボルタイミングリカバリ及び等化回路要素６００が付加的な入力シンボルを受け取る間に誤差測定ＭＳＥを監視し続け、誤差測定ＭＳＥの新たな値を誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑと比較する。判定７１５において、シーケンサ論理６３０は、直近の誤差測定値ＭＳＥ（ｎ）が、プロセス７１０において決定された誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑを下回るかどうかを決定する。そうでない（判定７１５が「いいえ」である）場合、プロセス７１６においてＤＦＥ６２０はそのシンボルに基づいて再度適応され、監視を継続する。
【】
誤差測定値ＭＳＥの値が誤差測定閾値ＭＳＥｔｈｒ＿ｓｅｑを下回る（判定７１５が「はい」である）ことに応答して、シーケンサ論理６３０は、例えばのように図６Ａの例示のアーキテクチャにおけるＴＥＤ回路要素３５０に制御信号ＴＬＯＯＰ＿ＳＴＡＲＴを発行することによって、タイミングループの動作を開始する。制御信号ＴＬＯＯＰ＿ＳＴＡＲＴに応答して、ＴＥＤ回路要素３５０は動作して、加算器６５４への適用のために、ループフィルタ３５２を介してタイミング誤差信号ｔｅｄを生成する。この実装におけるＴＥＤ回路要素３５０は、ＤＦＥ６２０のスライサ６２４の、それぞれ、入力及び出力における残差サンプルｘ（ｎ）とシンボルストリーム
との間の差分に基づいて、図３Ａ～図３Ｃに関して上述したものと同様に動作する。
【】
シンボルタイミングリカバリ及び等化回路要素３００のタイミングループの動作は、より迅速に収束を達成するために段階的に実施され得、プロセス７２０における粗いタイミング調節で始まる。図７に示すように、その後、サンプリング位相の微調整又は調節がプロセス７２２において実施され、このような調節は粗いタイミング調節プロセス７２０の後に検出されたタイミング誤差に基づく。ネットワークチャネルが、ＰＧＡ３０４において必要な利得などの測定から決定され得るようなチャネルである場合、ＤＦＥ６２０の一次タップ重みｗ１（タップ６２５ａ）は、上述のようにプロセス４０８において以前に適応されていない程度まで、微調整プロセス７２０中にのみ適応され得る。
【】
いずれの場合においても、プロセス７２２における微調整に続いて、ＡＦＥ２１６とシンボルタイミングリカバリ及び等化回路要素６００とを含む、ＰＨＹ１０６の受信経路の定常動作を状態７３０において実施することができる。
【】
この代替の例に従って、等化及びタイミングループが相互依存している実装においても、ネットワークレシーバにおける等化及びサンプルタイミングの協働収束が、迅速かつ精確に達成され得る。周波数オフセットｆｄｅｌｔａを、複数のサイクルにわたる誤差測定ＭＳＥの周期性から決定し、その周波数オフセットをサンプリングクロックＳＣＬＫの位相調節に組み込むことによって、収束が容易にされる。次いで、判定帰還型等化器の係数が比較的低い誤差を示す値に適応され、それゆえ正しい値での収束に近い時点でタイミングループ補正を開始して、タイミングループの収束に必要な時間を低減することができる。
【】
本明細書において用いられるように、「端子」、「ノード」、「相互接続」、及び「ピン」という用語は、交換可能に用いられる。具体的に逆の記載がない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、デバイス、又は、他の電子機器若しくは半導体構成要素の間の相互接続又は終端を意味するように用いられている。
【】
別途記載されない限り、或る値に先行する「約」、「およそ」、又は「実質的に」は、記載されている値の±１０パーセントを意味する。特許請求の範囲内で、記載された例における改変が可能であり、その他の例が可能である。
【】
或るタスク又は機能を行う「ように構成されている」デバイスが、その機能を実施するために製造業者によって製造時に構成され（例えば、プログラミングされ、及び／又はハードウェアに組み込まれ）てもよく、並びに／又は、その機能及び／又は他の付加的な又は代替の機能を実施するように製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／又はソフトウェアプログラミングを介するもの、ハードウェア構成要素及びデバイスの相互接続の構築、及び／又はレイアウトを介するもの、又はそれらの組み合わせであり得る。
【】
或る構成要素を含むように記載される回路又はデバイスが、代わりに、記載の回路要素又はデバイスを形成するために、これらの構成要素に結合されるように適応されてもよい。例えば、１つ又は複数の半導体要素（トランジスタ等）、１つ又は複数の受動要素（抵抗器、コンデンサ、及び／又はインダクタ等）、及び／又は、１つ又は複数の供給源（電圧及び／又は電流源等）を含むように記載されている構造が、代わりに、単一の物理デバイス内に半導体要素（例えば、半導体ダイ及び／又は集積回路（ＩＣ）パッケージ）のみを含んでいてもよく、また、受動要素及び／又は供給源の少なくともいくつかに結合されるように適応されて、製造時又は製造後に、例えば、エンドユーザ及び／又は第三者によって、記載された構造を形成してもよい。いくつかの例において、或る要素が集積回路に含まれており、他の要素は集積回路外にあるが、他の例において、付加的な特徴又はより少ない特徴が集積回路に組み込まれてもよい。また、集積回路の外部にあるように図示される特徴のいくつか又はすべての特徴が集積回路内に含まれていてもよく、及び／又は、集積回路の内部にあるように図示されるいくつかの特徴が集積回路の外側に組み込まれてもよい。本明細書において用いられるように、「集積回路」という用語は、（１）半導体基板内に／の上に組み込まれている、（２）単一半導体パッケージに組み込まれている、（３）同じモジュール内に組み込まれている、及び／又は、（４）同じプリント回路基板内／上に組み込まれている、１つ又は複数の回路を意味する。
【】
本明細書において記載される回路は、構成要素の置換前に利用可能であった機能と少なくとも部分的に類似する機能を提供するように置換された構成要素を含むように再構成可能である。抵抗器として示される構成要素は概して、別途記載されない限り、示された抵抗器によって表されるインピーダンスの量を提供するように直列及び／又は並列に結合される、任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、同じノード間に並列に結合されるそれぞれ複数の抵抗器又はコンデンサであってもよい。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、それぞれ、単一の抵抗器又はコンデンサとして同じ２つのノード間に直列結合される、複数の抵抗器又はコンデンサであってもよい。
【】
或る要素が集積回路に含まれているようにされており、他の要素は集積回路外にあるが、他の例において、付加的な特徴又はより少ない特徴が集積回路に組み込まれてもよい。また、集積回路の外部にあるように図示される特徴のいくつか又はすべての特徴が集積回路内に含まれていてもよく、及び／又は、集積回路の内部にあるように図示されるいくつかの特徴が集積回路の外側に組み込まれてもよい。本明細書において用いられるように、「集積回路」という用語は、（１）半導体基板内に／の上に組み込まれている、（２）単一半導体パッケージに組み込まれている、（３）同じモジュール内に組み込まれている、及び／又は、（４）同じプリント回路基板内／上に組み込まれている、１つ又は複数の回路を意味する。
【】
前述の記載における「接地」という語句の使用は、シャーシ接地、アース接地、フローティング接地、仮想接地、デジタル接地、共用接地、及び／又は、本記載の教示に適用可能であるか又は好適な任意のその他の形態の接地接続を含む。別途記載されない限り、或る値に先行する「約」、「およそ」、又は「実質的に」は、記載されている値の±１０パーセントを意味し、値がゼロである場合は、ゼロ辺りの合理的な範囲を意味する。
【】
本明細書に１つ又は複数の例を記載しているが、これらの例の技術的効果の１つ又は複数を得ることができる、これらの例の改変及び代替が、本明細書及びその図面を参照した当業者には明らかであろうことが、もちろん企図されている。このような改変及び代替は、本明細書に提示される請求項の範囲内にあることが企図されている。
【図】
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【図】
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【国際調査報告】

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