特表2025-531549IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】
(54)【発明の名称】埋め込みトレンチコンデンサ
(51)【国際特許分類】
   
【ＦＩ】
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】
(86)(22)【出願日】
(85)【翻訳文提出日】
(86)【国際出願番号】
(87)【国際公開番号】
(87)【国際公開日】
(31)【優先権主張番号】17/957,931
(32)【優先日】
(33)【優先権主張国・地域又は機関】
(81)【指定国・地域】
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ウママヘスワリ アゴラム
(72)【発明者】
【氏名】グルヴァユラッパン マーサー
(72)【発明者】
【氏名】ロバート オッペン
(72)【発明者】
【氏名】タウェン メイ
【テーマコード（参考）】
【Ｆターム（参考）】
5F038AC05
5F038AC10
5F038EZ13
5F038EZ14
5F038EZ15
5F038EZ17
5F038EZ20
(57)【要約】
微小電子デバイス（１００）が微小電子デバイスの電子構成要素（１７４）の下に埋め込みトレンチコンデンサ（１７０）を含む。埋め込みトレンチコンデンサは、一例では埋め込みトレンチコンデンサライナー誘電体（１２４）により分離されたシリコン酸化物キャップｐ型埋め込みトレンチコンデンサポリシリコン領域（１２６）と埋め込みトレンチコンデンサディープｎ型領域（１０８）の間に形成され得、第２の例では埋め込みトレンチコンデンサライナー誘電体により分離された埋め込みトレンチコンデンサポリシリコン領域とｐ型シリコンエピタキシャル領域（１０６）により形成され得る。ディープトレンチコンデンサの一端子はディープトレンチ基板コンタクト（１３４）を介し基板（１０２）を介して作られ、第２の端子は一例においてディープウェル領域を介して第２の例においてポリシリコン層を介してコンデンサに接続するウェルコンタクトを介して作られる。

【特許請求の範囲】
【請求項】
微小電子デバイスであって、
シリコンの層を有するベースウエハと、
第１のエピタキシャル層頂部表面を有する、前記ベースウェハ上の第１のエピタキシャル層と、
前記第１のエピタキシャル層内に延在する埋め込みトレンチコンデンサと、
前記埋め込みトレンチコンデンサの上の第２のエピタキシャル層と、
を含む、微小電子デバイス。
【請求項】
請求項１に記載の微小電子デバイスであって、前記埋め込みトレンチコンデンサが、
前記第２のエピタキシャル層の下の埋め込みトレンチコンデンサアレイを含み、
前記埋め込みトレンチコンデンサアレイが、
前記第１のエピタキシャル層内及び前記ベースウェハ内の埋め込みコンデンサトレンチと、
前記埋め込みコンデンサトレンチの周りの第１の導電型の埋め込みコンデンサディープウェルと、
前記埋め込みコンデンサトレンチ内のトレンチライナー誘電体と、
前記トレンチライナー誘電体を介して前記ベースウェハまで至るトレンチライナーギャップと、
前記埋め込みコンデンサトレンチ内の前記トレンチライナー誘電体上のトレンチ充填材料であって、導電性であり、前記第１の導電型とは反対の第２の導電型を有する、前記トレンチ充填材料と、
前記トレンチ充填材料上の埋め込みトレンチコンデンサ二酸化シリコンキャップと、
を含む、微小電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、前記埋め込みトレンチコンデンサが更に、
前記ベースウェハに接する第１の埋め込みトレンチコンデンサ端子と、
前記埋め込みトレンチコンデンサの周りの前記埋め込みコンデンサディープウェルに接する第２の埋め込みトレンチコンデンサ端子と、
を含む、微小電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、前記埋め込みトレンチコンデンサ二酸化シリコンキャップ上に、前記第２の導電型のエピタキシャルシリコンキャッピング層を更に含む、マイクロ電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、前記第１のエピタキシャル層内に前記第１の導電型の埋め込み層を更に含む、微小電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、前記第２のエピタキシャル層の表面において、前記埋め込みトレンチコンデンサアレイの上に少なくとも部分的に延在する電気構成要素を更に含む、微小電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、第１の埋め込みトレンチコンデンサ端子と前記埋め込みトレンチコンデンサアレイの前記トレンチ充填材料との間の電気的接続を提供するディープトレンチライナーギャップを含む、集積されたディープトレンチを更に含む、微小電子デバイス。
【請求項】
請求項２に記載の微小電子デバイスであって、
ディープトレンチｎ型ディープウェルを更に含み、
前記ディープトレンチｎ型ディープウェルが、第２の埋め込みトレンチコンデンサ端子と前記埋め込みトレンチコンデンサアレイの前記埋め込みコンデンサディープウェルとの間に電気的接続を提供する、微小電子デバイス。
【請求項】
微小電子デバイスであって、
シリコンの層を有するベースウエハと、
第１のエピタキシャル層頂部表面を有する前記ベースウェハ上の第１のエピタキシャル層と、
埋め込みトレンチコンデンサであって、
前記第１のエピタキシャル層内の埋め込みトレンチコンデンサセルのアレイを有し、各埋め込みトレンチコンデンサセルが、
前記第１のエピタキシャル層内及び前記ベースウェハ内の埋め込みコンデンサトレンチと、
前記埋め込みコンデンサトレンチ内の埋め込みコンデンサトレンチライナー誘電体と、
前記埋め込みコンデンサトレンチライナー誘電体上のｎ型導電性埋め込みコンデンサトレンチ充填材料と、
を含む、前記埋め込みトレンチコンデンサと、
前記埋め込みトレンチコンデンサの上のｎ型エピタキシャルシリコンキャッピング層と、
前記ベースウェハに接する第１の埋め込みトレンチコンデンサ端子と、
前記ｎ型エピタキシャルシリコンキャッピング層に接する第２の埋め込みトレンチコンデンサ端子と、
前記ｎ型エピタキシャルシリコンキャッピング層上の第２のｐ型エピタキシャル層と、
を含む、
微小電子デバイス。
【請求項】
請求項９に記載の微小電子デバイスであって、前記埋め込みトレンチコンデンサセルのアレイの上に少なくとも部分的に延在する電気構成要素を更に含む、微小電子デバイス。
【請求項】
請求項９に記載の微小電子デバイスであって、第１の埋め込みトレンチコンデンサ端子と、前記埋め込みトレンチコンデンサの前記ｎ型導電性埋め込みコンデンサトレンチ充填材料との間の電気的接続を提供するディープトレンチライナーギャップを含む、集積されたディープトレンチを更に含む、微小電子デバイス。
【請求項】
請求項９に記載の微小電子デバイスであって、第２の埋め込みトレンチコンデンサ端子と前記ｎ型エピタキシャルシリコンキャッピング層との間に電気的接続を提供するディープトレンチｎ型ディープウェルを更に含む、微小電子デバイス。
【請求項】
微小電子デバイスを形成する方法であって、
頂部表面を有する第１のエピタキシャル層をベースウェハ上に形成することと、
前記第１のエピタキシャル層内に延在する埋め込みトレンチコンデンサを形成することと、
前記埋め込みトレンチコンデンサの上に第２のエピタキシャル層を形成することと、
を含む、方法。
【請求項】
請求項１３に記載の方法であって、前記埋め込みトレンチコンデンサを形成することが、
前記第２のエピタキシャル層の下に埋め込みトレンチコンデンサアレイを形成することであって、
前記第１のエピタキシャル層内及び前記ベースウェハ内に埋め込みコンデンサトレンチを形成すること、
前記埋め込みコンデンサトレンチの周りに第１の導電型の深いウェルを形成すること、
前記埋め込みコンデンサトレンチ内にトレンチライナー誘電体を形成すること、
前記トレンチライナー誘電体を介して前記ベースウェハまで至るトレンチライナーギャップを形成することと、
前記埋め込みコンデンサトレンチ内の前記トレンチライナー誘電体上に、導電性であり第２の導電型を有するトレンチ充填材料を形成することと、
前記トレンチ充填材料上に埋め込みトレンチコンデンサ二酸化シリコンキャップを形成することと、
を含む、
前記埋め込みトレンチコンデンサアレイを形成することを含む、方法。
【請求項】
請求項１４に記載の方法であって、前記埋め込みトレンチコンデンサを形成することが、
前記ベースウェハに接する第１の埋め込みトレンチコンデンサ端子を形成することと、
前記埋め込みトレンチコンデンサの周りの前記ディープウェルに接する第２の埋め込みトレンチコンデンサ端子を形成することと、
を含む、方法。
【請求項】
請求項１３に記載の方法であって、前記埋め込みトレンチコンデンサ二酸化シリコンキャップ上にｐ型エピタキシャルシリコンキャッピング層が形成される、方法。
【請求項】
請求項１３に記載の方法であって、前記第１のエピタキシャル層にｎ型埋め込み層が形成される、方法。
【請求項】
請求項１３に記載の方法であって、前記微小電子デバイスの電気構成要素が、前記埋め込みトレンチコンデンサアレイと電気的に並列に接している、方法。
【請求項】
請求項１３に記載の方法であって、集積されたディープトレンチが、第１の埋め込みトレンチコンデンサ端子と前記埋め込みトレンチコンデンサアレイの前記トレンチ充填材料との間に電気的接続を提供する、ディープトレンチライナーギャップを含む、方法。
【請求項】
請求項１３に記載の方法であって、ディープトレンチｎ型ディープウェルが、第２の埋め込みトレンチコンデンサ端子と前記埋め込みトレンチコンデンサアレイの前記ディープウェルとの間の電気的接続を提供する、方法。
【請求項】
埋め込みコンデンサを備える微小電子デバイスを形成する方法であって、
基板のベースウエハ上に第１のエピタキシャル層を形成することと、
埋め込みトレンチコンデンサアレイを形成することであって、
前記第１のエピタキシャル層内及び前記ベースウェハ内に埋め込みコンデンサトレンチを形成することと、
前記埋め込みコンデンサトレンチ上に埋め込みコンデンサトレンチライナー誘電体を形成することと、
前記埋め込みコンデンサトレンチライナー誘電体上にｎ型導電性埋め込みコンデンサトレンチ充填材料を形成することと、
を含む、前記埋め込みトレンチコンデンサアレイを形成することと、
前記埋め込みトレンチコンデンサアレイ上に第２のｐ型エピタキシャル層を形成することと、
前記ベースウェハに接する第１の埋め込みトレンチコンデンサ端子を形成することと、
前記埋め込みトレンチコンデンサの周りのディープウェルに接する第２の埋め込みトレンチコンデンサ端子を形成することと、
を含む、方法。
【請求項】
請求項２１に記載の方法であって、ディープトレンチｎ型ディープウェルが、第２の埋め込みトレンチコンデンサ端子と前記埋め込みトレンチコンデンサアレイの前記第１のエピタキシャル層との間の電気的接続を提供する、方法。

【発明の詳細な説明】
【技術分野】
【】
微小電子デバイスの分野に関する。より詳細には、微小電子デバイスにおける埋め込みトレンチコンデンサに関するが、これに限定されない。
【背景技術】
【】
バイパスコンデンサは、スイッチモード電力コンバータなどの微小電子デバイスと併せて用いられている。このようなデバイスでは、電磁干渉（ＥＭＩ）などのコンデンサ特性が性能にとって重大である。ＥＭＩは、従来、バイパスコンデンサを別々のチップから微小電子デバイスと同じチップに移動させることによって改善されてきた。コンデンサを微小電子デバイスに集積する際のさらなる改善が必要とされている。
【発明の概要】
【】
微小電子デバイスを導入し、微小電子デバイスは、頂部表面の下に埋め込みトレンチコンデンサを含む。一実施例において、埋め込みトレンチコンデンサは、シリコン酸化物でキャップされた埋め込みトレンチコンデンサポリシリコン領域と埋め込みトレンチコンデンサディープウェル領域との間に形成され得、埋め込みトレンチコンデンサポリシリコン領域と埋め込みトレンチコンデンサディープウェル領域とは、埋め込みトレンチコンデンサライナー誘電体によって分離されている。第２の実施例において、埋め込みトレンチコンデンサは、埋め込みトレンチコンデンサポリシリコン領域とシリコンエピタキシャル領域とによって形成され得、埋め込みトレンチコンデンサポリシリコン領域とシリコンエピタキシャル領域とは、埋め込みトレンチライナー誘電体によって分離されている。ディープトレンチコンデンサの一方の端子が、ディープトレンチ基板コンタクトを介して基板を介して作られる。ディープトレンチコンデンサの第２の端子は、一実施例においてディープウェル領域を介して、また第２の実施例においてポリシリコン層を介して、コンデンサに接続するウェルコンタクトを介して作られる。
【図面の簡単な説明】
【】
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第１の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【】
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【図】埋め込みトレンチコンデンサを備える例示の微小電子デバイスの第２の実施例の断面であり、例示の形成方法の連続する段階で示されている。
【発明を実施するための形態】
【】
本開示を添付の図面を参照して説明する。図面は、一定の縮尺で描画されておらず、単に本開示を説明するために提供されている。本開示のいくつかの態様を、説明のために例示の応用例を参照しながらこれ以降に記載する。多数の特定の細部、関係、及び方法が、本開示を理解するために示されていることを理解されたい。いくつかの行為が異なる順序で及び／又は他の行為又は事象と同時に生じ得るため、そういった行為又は事象の説明される順序によって限定されない。また、本開示に従った方法論を実装するために、記載されるすべての行為又は事象が必要なわけではない。
【】
また、本明細書に示される実施例のいくつかは、深さ及び幅を有する様々な領域を有する２次元の図で示されているが、これらの領域は、実際には３次元構造であるデバイスの一部のみの図であることを明確に理解されたい。従って、これらの領域は、実際のデバイス上に製造されるとき、長さ、幅、及び深さを含む３つの次元を有する。また、本発明は能動デバイスを対象とする実施例によって例示されるが、これらの例示は本発明の範囲又は適用性に対する限定であることを意図するものではない。本発明の能動デバイスは、図示された物理的構造に限定されることは意図されていない。これらの構造は、現在好ましい実施例への本発明の有用性及び応用例を実証するために含まれる。
【】
頂部、底部、前、後ろ、～の上、上方、～の下、及び～より下などの用語が、本開示において用いられ得ることに留意されたい。これらの用語は、或る構造又は要素の位置又は方位を限定するものと解釈されるべきではなく、構造又は要素間の空間的関係を提供するために用いられるべきである。同様に、「内方」及び「外方」などの語は、それぞれ、或るデバイス又はエリアの幾何学的中心及び或るデバイス又はエリアの指定された部分に向かう方向及びそれらから離れる方向を指す。
【】
本開示の目的のため、「横方向」という用語は、微小電子デバイスの頂部表面の平面に平行な方向を指し、「垂直」という用語は、微小電子デバイスの本発明の頂部表面の平面に垂直な方向を指すと理解される。
【】
本開示の目的のため、「導電性」という用語は、「電気的導電性」と解釈されるべきである。「導電性」という語は、定常電流、すなわち直流（ＤＣ）、をサポートすることができる材料及び構造を指す。
【】
微小電子デバイスは、半導体材料を有する基板の中及び上に形成される。微小電子デバイスは、半導体材料の頂部表面の下に埋め込みコンデンサセルを含む。埋め込みコンデンサセルは、各埋め込みコンデンサセル内にトレンチライナー誘電体層を含む。埋め込みコンデンサセルは更に、各埋め込みコンデンサセル内のトレンチライナー誘電体層上に導電性トレンチ充填材料を含む。
【】
微小電子デバイスは、基板へのコンタクトを提供する埋め込みコンデンサセルのアレイに近接するディープトレンチを有し得る。本開示の目的のため、ディープトレンチという用語は、半導体材料内でフィールド酸化物よりも深いトレンチである。
【】
電気構成要素が、集積された埋め込みコンデンサの埋め込みトレンチコンデンサアレイの上方にある。一例において、電気構成要素は、横方向拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）トランジスタ、ドレイン拡張金属酸化物半導体（ＤＥＭＯＳ）トランジスタ、バイポーラ接合トランジスタ、接合電界効果トランジスタ、ゲートバイポーラ、ゲート単極半導体デバイス、又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのトランジスタである。他の例において、電子構成要素は、例として、シリコン制御整流器（ＳＣＲ）、金属酸化物半導体（ＭＯＳ）トリガＳＣＲ、ＭＯＳ制御サイリスタ、ゲートダイオード、増幅器、又はショットキーダイオードである。微小電子デバイスの電気構成要素の下又はその近くの微小電子デバイス内に埋め込みコンデンサを配置することは、埋め込みトレンチコンデンサアレイを電気構成要素の下又はその近くに物理的に配置することで微小電子デバイスの電磁干渉（ＥＭＩ）を低下させ得るので、有益である。また、埋め込みトレンチコンデンサアレイを電気構成要素の下に、又は少なくとも部分的に電気構成要素の下に物理的に配置することは、シリコン面積を節約する。
【】
図１Ａ～図１Ｋは、集積された埋め込みコンデンサ１７２の一部として埋め込みトレンチコンデンサアレイ１７０を含む形成の例示の方法の連続する段階で描かれた、例示の微小電子デバイス１００の断面であり、集積された埋め込みコンデンサ１７２は、電気構成要素１７４に静電容量源を提供する。
【】
図１Ａを参照すると、微小電子デバイス１００は、本明細書においてシリコン１０３と称する半導体材料１０３を有する基板１０２を含む。この例の代替のバージョンにおいて、基板１０２は、シリコンオンインシュレータ基板を提供するために、二酸化シリコン又はサファイアなどの誘電体材料を含むことができる。この例において、基板１０２は、シリコンウェハなどのベースウェハ１０４を含み得る。ベースウェハ１０４は、この例においてｐ型として示される第１の導電型を有し得る。ドープされた第１のエピタキシャル層１０６が、ベースウェハ１０４上に形成される。第１のエピタキシャル層１０６は、主としてシリコンを含み、本質的にシリコン及びホウ素などのドーパントで構成され得る。第１のエピタキシャル層１０６は、第１のエピタキシャル頂部表面１０７を有する。この例において、第１のエピタキシャル層１０６は、第１の導電型、すなわち、ｐ型を有し得る。第１のエピタキシャル層１０６は、例として、５ミクロン～１５ミクロンの厚みを有し得る。
【】
埋め込み層１１０が、第１のエピタキシャル層１０６内に形成され得る。埋め込み層１１０は、第１の導電型とは反対の第２の導電型を有する。この例において、第２の導電型はｎ型である。埋め込み層１１０は、リン、ヒ素、又はアンチモンなどの第２の導電型のドーパントを第１のエピタキシャル層１０６に注入することによって形成することができる。埋め込み層１１０は、第１のエピタキシャル層１０６の平均ドーパント密度の２倍を超える平均ドーパント密度を有し得る。ベースウェハ１０４は、埋め込み層注入後にアニールされ得る。
【】
図１Ｂを参照すると、第１のエピタキシャル層１０６の第１のエピタキシャル頂部表面１０７上にパッド酸化層１１２が形成され得る。パッド酸化物層１１２は、主として二酸化シリコンを含み得、熱酸化プロセス又は熱化学気相成長（ＣＶＤ）プロセスによって形成することができ、例として、５０ナノメートル～２００ナノメートルの厚みを有し得る。パッド酸化物層１１２上に窒化物キャップ層１１４が形成され得る。窒化物キャップ層１１４は、主として窒化シリコンを含み得、低圧化学気相成長（ＬＰＣＶＤ）ファーネスプロセスによって形成することができ、例えば、１００ナノメートル～５００ナノメートルの厚みを有し得る。窒化物キャップ層１１４上にハードマスク層１１６が形成され得る。ハードマスク層１１６は、主として二酸化シリコンを含み得、プラズマ化学気相成長（ＰＥＣＶＤ）プロセスによって形成され得、図１Ｃに示される、後に形成される埋め込みコンデンサトレンチ１２２の深さに応じて、１ミクロン～３ミクロンの厚みを有し得る。パッド酸化物層１１２は、第１のエピタキシャル層１０６と、窒化物キャップ層１１４及びハードマスク層１１６の組み合わせとの間に応力緩和を提供し得る。窒化物キャップ層１１４は、後続のエッチ及び平坦化プロセスのためのストップ層を提供し得る。ハードマスク層１１６は、埋め込みコンデンサトレンチ１２２を形成するために、図１Ｃで論じられる後続の埋め込みコンデンサエッチプロセス１２０中にハードマスクを提供し得る。次に、埋め込みコンデンサトレンチマスク１１８が、埋め込みコンデンサトレンチ１２２のためのエリアにおいてハードマスク層１１６を露出させる埋め込みコンデンサトレンチマスク開口１１９を備えて、ハードマスク層１１６上に形成され得る。埋め込みコンデンサトレンチマスク１１８は、フォトレジストを含み得、底部反射防止コーティング（ＢＡＲＣ）などの反射防止材料を任意に含み得る。埋め込みコンデンサトレンチマスク１１８は、フォトリソグラフィプロセスによって形成され得る。
【】
図１Ｃを参照すると、埋め込みコンデンサエッチプロセス１２０が実施されて、第１のエピタキシャル層１０６内に埋め込みコンデンサトレンチ１２２が形成される。所望のコンデンサセルごとに埋め込みコンデンサトレンチ１２２が形成され、コンデンサセルは、コンデンサセルのアレイを形成する。埋め込みコンデンサエッチプロセス１２０は複数の工程を含み得る。一実装において、図１Ｂの埋め込みコンデンサトレンチマスク１１８によって露出されたハードマスク層１１６を除去するため、ハードマスクエッチをまず実施し、次いで、シリコンエッチを実施して、ハードマスク層１１６によって露出された領域における窒化物キャップ層１１４とパッド酸化物層１１２と第１のエピタキシャル層１０６とを除去して、埋め込みコンデンサトレンチ１２２が形成され得る。埋め込みコンデンサトレンチ１２２は、第１のエピタキシャル頂部表面１０７から第１のエピタキシャル層１０６内へ延在し、ベースウェハ２０４内に延在し得る。シリコンエッチの間、埋め込みコンデンサトレンチマスク１１８はまた、部分的に又は完全に除去され得、ハードマスク層１１６を残して、埋め込みコンデンサトレンチ１２２の外側のエリアがエッチングされることを防止する。図１Ｃは、完了時の埋め込みコンデンサエッチプロセス１２０を示し、埋め込みコンデンサトレンチマスク１１８は、後続の埋め込みコンデンサトレンチエッチクリーンアッププロセス（具体的には図示せず）によって除去されている。埋め込みコンデンサトレンチマスク１１８内の有機ポリマーは、酸素プラズマを用いて除去され得、その後、硫酸と過酸化水素との水性混合物、水酸化アンモニウムと過酸化水素との水性混合物、及び塩化水素酸と過酸化水素との水性混合物を含む一連のウェットエッチプロセスが続く。
【】
埋め込みコンデンサディープウェル１０８が、第１のエピタキシャル層１０６内に形成され得、埋め込みコンデンサトレンチ１２２のエッジに沿って埋め込み層１１０の底部エッジを越えて延在する。埋め込みコンデンサディープウェル１０８は、埋め込みコンデンサトレンチ１２２のエッジに沿って埋め込み層１１０を越えて第１のエピタキシャル層１０６内にドーパントを注入するために、傾斜注入を用いて、リンなどの第２の導電型のドーパントを注入し、その後、注入されたドーパントを拡散及び活性化するための熱駆動によって形成され得る。埋め込みコンデンサディープウェル１０８は、埋め込みコンデンサディープウェル１０８の外側の第１のエピタキシャル層１０６における第１の導電型のドーパントの平均濃度よりも２～１０倍大きい第２の導電型のドーパントの平均濃度を有し得る。埋め込みコンデンサトレンチ１２２の壁を介して注入することによって傾斜注入が、改善された注入分布を提供し得る。
【】
図１Ｄを参照すると、本明細書においてトレンチライナー誘電体層１２４と称する埋め込みコンデンサトレンチライナー誘電体層１２４が、埋め込みコンデンサトレンチ１２２内に形成され、第１のエピタキシャル層１０６及びベースウェハ１０４、並びに埋め込みコンデンサディープウェル１０８及び埋め込み層に接する。トレンチライナー誘電体層１２４は、ハードマスク層１１６、窒化物キャップ層１１４、及びパッド酸化物層１１２の上に延在し得る。トレンチライナー誘電体層１２４は、シリコン－窒素化合物又は二酸化シリコン化合物の単一層を含み得、又はシリコン－窒素化合物、二酸化シリコン化合物、又は他の誘電体材料の複数の層を含んでもよい。トレンチライナー誘電体層１２４の形成後、トレンチライナー誘電体層エッチプロセス（具体的には図示せず）を用いて、トレンチライナー誘電体層１２４の底部を介してトレンチライナーギャップ１２５を形成し、ベースウェハ１０４を露出させる。
【】
図１Ｅを参照すると、トレンチ充填材料１２６が、トレンチライナー誘電体層１２４上の埋め込みコンデンサトレンチ１２２内に形成される。トレンチ充填材料１２６は導電性である。トレンチ充填材料１２６は、主としてシリコンを含み、一般にポリシリコンと称する多結晶シリコンとして実装され得る。あるいは、トレンチ充填材料１２６は、非晶質シリコン又は半非晶質シリコンとして実装されてもよい。トレンチ充填材料１２６は、この例においてｐ型である第１の導電型を有し得る。トレンチ充填材料１２６は、５×１０１８ｃｍ-３及び１×１０２０ｃｍ-３のドーパントの平均濃度を有し得、埋め込みトレンチコンデンサアレイ１７０のための低等価抵抗を提供し得る。トレンチ充填材料１２６は、ドープされたポリシリコン試薬１２７を含むシリコン含有試薬ガスの熱分解によって形成され得る。トレンチ充填材料１２６は、埋め込みコンデンサトレンチ１２２を充填し、埋め込みコンデンサトレンチ１２２の外側に延在し得る。
【】
図１Ｆを参照すると、トレンチ充填材料１２６及びトレンチライナー誘電体層１２４は、埋め込みコンデンサトレンチ１２２の外側から除去される。トレンチ充填材料１２６及びトレンチライナー誘電体層１２４は、図１Ｆに示すように、化学機械研磨（ＣＭＰ）プロセス１２８などの平坦化プロセスによって除去され得る。あるいは、トレンチ充填材料１２６及びトレンチライナー誘電体層１２４は、エッチバックプロセスによって除去されてもよい。埋め込みコンデンサトレンチ１２２の外側のトレンチ充填材料１２６及びトレンチライナー誘電体層１２４を除去するプロセスは、埋め込みコンデンサトレンチ１２２内のトレンチライナー誘電体層１２４上にトレンチ充填材料１２６を残す。トレンチ充填材料１２６及びトレンチライナー誘電体層１２４を除去するプロセスは、第１のエピタキシャル層１０６の第１のエピタキシャル頂部表面１０７上に窒化物キャップ層１１４及びパッド酸化物層１１２を残すことができる。窒化物キャップ層１１４は、図１Ｇに示される後続のポリシリコン酸化プロセス１２９のための選択的テンプレート層を提供し得る。
【】
図１Ｇを参照すると、ポリシリコン酸化プロセス１２９を用いて、埋め込みコンデンサ二酸化シリコンキャップ１３０が形成され、これにより、埋め込みトレンチコンデンサアレイ１７０のトレンチ充填材料１２６の上に誘電体バリアが提供される。ポリシリコン酸化プロセス１２９は、高温で酸素又は酸素及び蒸気を用いて、第１のエピタキシャル層１０６の第１のエピタキシャル頂部表面１０７においてトレンチ充填材料１２６を酸化し得る。窒化物キャップ層１１４は、トレンチ充填材料１２６以外の領域における酸化を防止する。
【】
図１Ｈを参照すると、窒化物キャップ層１１４及びパッド酸化物層１１２が除去される。窒化物キャップ層１１４は、１４０℃～１７０℃のリン酸水溶液を用いたウェットエッチプロセスによって除去され得る。パッド酸化物層１１２は、緩衝フッ化水素酸の水溶液を用いるウェットエッチプロセスによって除去され得る。パッド酸化物層１１２の除去プロセスは、パッド酸化物層１１２を除去するが、埋め込みコンデンサ二酸化シリコンキャップ１３０の誘電体完全性に影響を及ぼす点まで過剰な埋め込みコンデンサ二酸化シリコンキャップ１３０を除去しないように最適化される。パッド酸化物層１１２の除去後、埋め込みコンデンサ二酸化シリコンキャップ１３０は、トレンチ充填材料１２６の上で継続的である。
【】
図１Ｉを参照すると、埋め込みコンデンサ二酸化シリコンキャップ１３０の上にエピタキシャルシリコンキャッピング層１３２が堆積される。エピタキシャルシリコンキャッピング層１３２は、この例においてｐ型である第１の導電型を有する。エピタキシャルシリコンキャッピング層１３２は、例として、１ミクロン～３ミクロンとし得る。エピタキシャルシリコンキャッピング層１３２は、ホウ素などのｐ型ドーパントを１×１０１５原子／ｃｍ３～１×１０１６原子／ｃｍ３の濃度で含み得る。
【】
図１Ｊを参照すると、第１の導電型（例えば、ｐ型）ドーピングを有する頂部エピタキシャルシリコン１３６層と、集積されたディープトレンチ１３４とが形成される。エピタキシャルシリコンキャッピング層１３２の堆積後、頂部エピタキシャルシリコン１３６層が堆積される。頂部エピタキシャルシリコン１３６層は、頂部エピタキシャルシリコン頂部表面１３７を有する。頂部エピタキシャルシリコン１３６は、例として、１×１０１５原子／ｃｍ３～１×１０１６原子／ｃｍ３の濃度のホウ素などのｐ型ドーパントを含み得る。頂部エピタキシャルシリコン１３６層の厚みは、例として、５～１５ミクロンとし得る。頂部エピタキシャルシリコン１３６層の形成後、パターン及び注入工程を用いて、ディープトレンチディープウェル領域１３８が形成される。ディープトレンチディープウェル領域１３８は、第２の導電型（例えば、ｎ型）を有する。あるいは、ディープトレンチディープウェル領域１３８は、集積されたディープトレンチ１３４の形成後に形成されてもよい。
【】
集積されたディープトレンチ１３４は、微小電子デバイス１００の頂部エピタキシャルシリコン頂部表面１３７からベースウェハ１０４への電気的接続を成す。集積されたディープトレンチ１３４の形成は、集積されたディープトレンチ１３４を形成するための、集積されたディープトレンチハードマスク層形成工程と、フォトリソグラフィパターン工程と、プラズマエッチ工程と、クリーンアップ工程（いずれも具体的には図示せず）とから構成される。
【】
ディープトレンチ１４０の形成後、ディープトレンチライナー１４２が堆積される。ディープトレンチライナー１４２は誘電体層である。ディープトレンチライナー１４２は、例として、５０Ａ～３００Ａとし得る。ディープトレンチライナー１４２は、窒化シリコン、シリコンオキシナイトライド、及び二酸化シリコンなど、誘電体材料の単一層又は多層であり得る。ディープトレンチライナー１４２の堆積後、ディープトレンチライナーエッチプロセスを用いて、ディープトレンチライナーギャップ１４５がつくられ、これは、後に堆積される導電性のディープトレンチポリシリコン充填材１４６とベースウェハ１０４との間に導電性経路を提供する。ディープトレンチライナーギャップ１４５の形成後、ポリシリコン堆積プロセスを用いて、ディープトレンチライナー１４２上に導電性ディープトレンチポリシリコン充填材１４６が形成される。導電性ディープトレンチポリシリコン充填材１４６は、例として、ホウ素などのドーパントでｐ型ドープされる。その後、ＣＭＰプロセス（具体的には図示せず）によって、ディープトレンチ１４０の外側の導電性ディープトレンチポリシリコン充填材１４６及びディープトレンチライナー１４２が除去される。
【】
図１Ｋを参照すると、集積されたディープトレンチ１３４の形成及び電気構成要素１７４（この例においてＣＭＯＳトランジスタ）の形成を完了するために必要な残りのプロセス工程が示されている。埋め込みコンデンサアレイ１７０又は埋め込みコンデンサアレイ１７０の一部は、電気構成要素１７４の下にあり得る。ウェル１５０が、集積されたディープトレンチ１３４、集積された埋め込みコンデンサ１７２、及び埋め込みトレンチコンデンサアレイ１７０のディープトレンチディープウェル領域１３８への電気的コンタクトを提供するために注入される。フィールド酸化物１４８が、パターン、エッチ、フィールド酸化物充填工程、及びＣＭＰ工程から構成される一連の工程において形成される（いずれも具体的には図示せず）。フィールド酸化物１４８は、電気構成要素１７４のための絶縁、並びに集積されたディープトレンチ１３４のための電気的絶縁を提供する。図１Ｋに示される例示のデバイスのＣＭＯＳトランジスタの残りの構成要素は、頂部エピタキシャルシリコン頂部表面１３７上のゲート酸化物１５２と、トランジスタゲート電極１５６を形成するゲート酸化物１５２上のゲート電極材料１５４とから構成される。トランジスタは、ハロー注入領域１５８とソース／ドレイン注入領域１６０とを含む。ゲート電極１５７の横方向表面に側壁１６２が形成される。金属シリサイド１５９が、シリコンの頂部エピタキシャルシリコン頂部表面１３７上の露出されたシリコン表面上に形成され得る。プレメタル誘電体（ＰＭＤ）１６４が、微小電子デバイス１００の頂部エピタキシャルシリコン頂部表面１３７の上に形成される。コンタクト１６５及びメタライゼーション１６６が、集積された埋め込みコンデンサ１７２の第１の埋め込みトレンチコンデンサ端子１７６と、集積された埋め込みコンデンサ１７２の第２の埋め込みトレンチコンデンサ端子１７８と、電気構成要素１７４との間に電気的コンタクトを提供するように形成される。
【】
第１の埋め込みトレンチコンデンサ端子１７６は、集積されたディープトレンチ１３４を介して基板１０２を介して導電性埋め込みコンデンサトレンチ充填材料１２６への電気的接続を提供する。第２の埋め込みトレンチコンデンサ端子１７８は、ウェル１５０及びディープトレンチディープウェル領域１３８を介して、埋め込みトレンチコンデンサ埋め込みコンデンサディープウェル１０８への電気的接続を提供する。
【】
微小電子デバイス１００は、３つの異なる領域から構成されるとみなすことができる。第１の領域は、埋め込みトレンチコンデンサアレイ１７０である。第２の領域は、埋め込みトレンチコンデンサアレイ１７０と集積されたディープトレンチ１３４とを含む、集積された埋め込みコンデンサ１７２である。第３の領域は、この例においてＣＭＯＳトランジスタである電気構成要素１７４である。
【】
図２Ａ～図２Ｉは、集積された埋め込みコンデンサ２７２の一部として埋め込みトレンチコンデンサアレイ２７０を含む形成の例示の方法の連続する段階で描かれた、例示の微小電子デバイス２００の断面であり、集積された埋め込みコンデンサ２７２は、電気構成要素２７４に静電容量源を提供する。
【】
図２Ａを参照すると、微小電子デバイス２００は、本明細書においてシリコン２０３と称する半導体材料２０３を有する基板２０２の中及び上に形成される。この例では、基板２０２は、シリコンウェハなどのベースウェハ２０４を含み得る。この例の代替のバージョンにおいて、基板２０２は、シリコンオンインシュレータ基板を提供するために、二酸化シリコン又はサファイアなどの誘電体材料を含み得る。ベースウェハ２０４は、この例においてｐ型とし得る第１の導電型を有し得る。ベースウェハ２０４上に第１のエピタキシャル層２０６が形成される。第１のエピタキシャル層２０６は、主としてシリコンを含み、本質的に、シリコン及びホウ素などのドーパントから構成され得る。第１のエピタキシャル層２０６は、第１のエピタキシャル頂部表面２０７を有する。この例において、第１のエピタキシャル層２０６が第１の導電型、すなわち、ｐ型を有し得る。第１のエピタキシャル層２０６は、例として、５ミクロン～１５ミクロンの厚みを有し得る。
【】
埋め込み層２１０が、第１のエピタキシャル層２０６内に形成され得る。埋め込み層２１０は、第１の導電型とは反対の第２の導電型を有する。この例において、第２の導電型はｎ型である。埋め込み層２１０は、リン、ヒ素、又はアンチモンなどの第２の導電型のドーパントを第１のエピタキシャル層２０６に注入することによって形成され得る。埋め込み層２１０は、第１のエピタキシャル層２０６の平均ドーパント密度の２倍を超える平均ドーパント密度を有し得る。ベースウェハ２０４は、埋め込み層注入後にアニールされてもよい。
【】
図２Ｂを参照すると、第１のエピタキシャル層２０６の第１のエピタキシャル頂部表面２０７上にパッド酸化層２１２が形成され得る。パッド酸化物層２１２は、主として二酸化シリコンを含み得、熱酸化プロセス又は熱化学気相成長（ＣＶＤ）プロセスによって形成され得、例として、５０ナノメートル～２００ナノメートルの厚みを有し得る。パッド酸化物層２１２上に窒化物キャップ層２１４が形成され得る。窒化物キャップ層２１４は、主として窒化シリコンを含み得、低圧化学気相成長（ＬＰＣＶＤ）ファーネスプロセスによって形成され得、例えば、１００ナノメートル～５００ナノメートルの厚みを有し得る。窒化物キャップ層２１４上にハードマスク層２１６が形成され得る。ハードマスク層２１６は、主として二酸化シリコンを含み得、プラズマ化学気相成長（ＰＥＣＶＤ）プロセスによって形成され得、図１Ｃに示される、後に形成される埋め込みコンデンサトレンチ２２２の深さに応じて、１ミクロン～３ミクロンの厚みを有し得る。パッド酸化物層２１２は、第１のエピタキシャル層２０６と、窒化物キャップ層２１４及びハードマスク層２１６の組み合わせと、の間に応力緩和を提供し得る。窒化物キャップ層２１４は、後続のエッチ及び平坦化プロセスのためのストップ層を提供し得る。ハードマスク層２１６は、埋め込みコンデンサトレンチ１２２を形成するために、図１Ｃで論じられる後続の埋め込みコンデンサエッチプロセス２２０中にハードマスクを提供し得る。次に、埋め込みコンデンサトレンチマスク２１８が、埋め込みコンデンサトレンチ２２２のためのエリアにおいてハードマスク層２１６を露出させる埋め込みコンデンサトレンチマスク開口２１９を用いて、ハードマスク層２１６上に形成され得る。埋め込みコンデンサトレンチマスク２１８は、フォトレジストを含み得、底部反射防止コーティング（ＢＡＲＣ）などの反射防止材料を任意で含み得る。埋め込みコンデンサトレンチマスク２１８は、フォトリソグラフィプロセスによって形成され得る。
【】
図２Ｃを参照すると、埋め込みコンデンサエッチプロセス２２０が実施されて、第１のエピタキシャル層２０６内に埋め込みコンデンサトレンチ２２２が形成される。埋め込みコンデンサエッチプロセス２２０は、複数の工程を含み得る。一実装において、例えば、図２Ｂの埋め込みコンデンサトレンチマスク２１８によって露出されたハードマスク層２１６を除去するため、ハードマスクエッチをまず実施し、次いで、シリコンエッチを実施して、ハードマスク層２１６によって露出された領域における窒化物キャップ層２１４とパッド酸化物層２１２と第１のエピタキシャル層２０６とを除去して、埋め込みコンデンサトレンチ２２２が形成され得る。埋め込みコンデンサトレンチ２２２は、第１のエピタキシャル頂部表面２０７から第１のエピタキシャル層２０６内へ延在し、ベースウェハ２０４内に延在し得る。シリコンエッチの間、埋め込みコンデンサトレンチマスク２１８はまた、部分的に又は完全に除去され得、ハードマスク層２１６を残して、埋め込みコンデンサトレンチ２２２の外側のエリアがエッチングされることを防止する。図２Ｃは、完了時の埋め込みコンデンサエッチプロセス２２０を示し、埋め込みコンデンサトレンチマスク２１８は、後続の埋め込みコンデンサトレンチエッチクリーンアッププロセス（具体的には図示せず）によって除去されている。埋め込みコンデンサトレンチマスク２１８内の有機ポリマーは酸素プラズマを用いて除去され得、その後、硫酸と過酸化水素との水性混合物、水酸化アンモニウムと過酸化水素との水性混合物、及び塩化水素酸と過酸化水素との水性混合物を含む一連のウェットエッチプロセスが続く。
【】
図２Ｄを参照すると、トレンチライナー誘電体層２２４が、埋め込みコンデンサトレンチ２２２内に形成され、第１のエピタキシャル層２０６及びベースウェハ２０４に接する。トレンチライナー誘電体層２２４は、ハードマスク層２１６、窒化物キャップ層２１４、及びパッド酸化物層２１２の上に延在し得る。トレンチライナー誘電体層２２４は、シリコン－窒素化合物又は二酸化シリコン化合物の単一層を含み得、又はシリコン－窒素化合物、二酸化シリコン化合物、又は他の誘電体材料の複数の層を含んでもよい。
【】
図２Ｅを参照すると、導電性埋め込みコンデンサトレンチ充填材料２２６が、トレンチライナー誘電体層２２４上の埋め込みコンデンサトレンチ２２２内に形成される。導電性埋め込みコンデンサトレンチ充填材料２２６は、主としてシリコンを含み、一般にポリシリコンと称する多結晶シリコンとして実装され得る。代替として、導電性埋め込みコンデンサトレンチ充填材料２２６は、非晶質シリコン、又は半非晶質シリコンとして実装され得る。導電性埋め込みコンデンサトレンチ充填材料２２６は、この例においてｎ型である第２の導電型を有し得る。導電性埋め込みコンデンサトレンチ充填材２２６は、埋め込みトレンチコンデンサアレイ２７０のための低等価抵抗を提供するために、５×１０１８ｃｍ-３及び１×１０２０ｃｍ-３のドーパントの平均濃度を有し得る。導電性埋め込みコンデンサトレンチ充填材料２２６は、ドープされたポリシリコン試薬２２７を含むシリコン含有試薬ガスの熱分解によって形成され得る。導電性埋め込みコンデンサトレンチ充填材料２２６は、埋め込みコンデンサトレンチ２２２を充填し、埋め込みコンデンサトレンチ２２２の外側に延在し得る。
【】
図２Ｆを参照すると、導電性埋め込みコンデンサトレンチ充填材料２２６及びトレンチライナー誘電体層２２４は、埋め込みコンデンサトレンチ２２２の外側から除去される。図１Ｆに示すように、導電性埋め込みコンデンサトレンチ充填材２２６及びトレンチライナー誘電体層２２４は、化学機械研磨（ＣＭＰ）プロセス２２８などの平坦化プロセスによって除去され得る。あるいは、導電性埋め込みコンデンサトレンチ充填材料２２６及びトレンチライナー誘電体層２２４は、エッチバックプロセスによって除去されてもよい。埋め込みコンデンサトレンチ２２２の外側の導電性埋め込みコンデンサトレンチ充填材料２２６及びトレンチライナー誘電体層２２４を除去するプロセスは、埋め込みコンデンサトレンチ２２２内のトレンチライナー誘電体層２２４上に導電性埋め込みコンデンサトレンチ充填材料２２６を残す。導電性埋め込みコンデンサトレンチ充填材料２２６及びトレンチライナー誘電体層２２４を除去するプロセスは、第１のエピタキシャル層２０６の頂部表面２０７上に窒化物キャップ層２１４及びパッド酸化物層２１２を残すことができる。窒化物キャップ層２１４は、ＣＭＰプロセス２２８又はエッチバックプロセスのためのストップ層を提供し得る。次いで、窒化物キャップ層２１４及びパッド酸化物層２１２が除去される（具体的には図示せず）。窒化物キャップ層２１４は、１４０℃～１７０℃のリン酸水溶液を用いたウェットエッチプロセスによって除去され得る。パッド酸化物層２１２は、緩衝フッ化水素酸の水溶液を用いるウェットエッチプロセスによって除去され得る。
【】
図２Ｇを参照すると、ｎ型エピタキシャルシリコンキャッピング層２３２が、第１のエピタキシャル頂部表面２０７の上に堆積され、導電性埋め込みコンデンサトレンチ充填材料２２６と電気的に接している。ｎ型エピタキシャルシリコンキャッピング層２３２は、例として、１ミクロン～３ミクロンとし得る。ｎ型エピタキシャルシリコンキャッピング層２３２は、ヒ素又はリンなどのｎ型ドーパントを１×１０１５原子／ｃｍ３～１×１０１６原子／ｃｍ３の濃度で含み得る
【】
図２Ｈを参照すると、ｐ型ドーピングを有する頂部エピタキシャルシリコン層２３６と、集積されたディープトレンチ２３４とが形成される。頂部エピタキシャルシリコン１３６は、例として、１×１０１５原子／ｃｍ３～１×１０１６原子／ｃｍ３の濃度のホウ素などのｐ型ドーパントを含み得る。頂部エピタキシャルシリコン層２３６は、頂部エピタキシャルシリコン頂部表面２３７を有する。頂部エピタキシャルシリコン２３６層の厚みは、例として、５～１５ミクロンとし得る。集積されたディープトレンチ２３４は、微小電子デバイスの頂部エピタキシャルシリコン頂部表面２３７からベースウェハ２０４への電気的接続を成す。集積されたディープトレンチ２３４の形成は、ディープトレンチディープｎ型ウェル２３８を形成するためのパターン及び注入工程と、それに続く、ディープトレンチ２４０を画定するためのパターン及びエッチ工程から始まる。
【】
ディープトレンチ２４０の形成後、ディープトレンチライナー２４２が堆積される。ディープトレンチライナー２４２は誘電体層である。ディープトレンチライナー２４２は、例として、５０Ａ～３００Ａとし得る。ディープトレンチライナー２４２は、窒化シリコン、シリコンオキシナイトライド、及び二酸化シリコンなどの、誘電体材料の単一層又は多層であってもよい。ディープトレンチライナー２４２の堆積後、ディープトレンチライナーエッチプロセスを用いて、ディープトレンチライナーギャップ２４５がつくられ、これは、後に堆積される導電性のディープトレンチポリシリコン充填材２４６とベースウェハ２０４との間に導電性経路を提供する。ディープトレンチライナーギャップ２４５の形成後、ポリシリコン堆積プロセスを用いて、ディープトレンチライナー２４２上に導電性ディープトレンチポリシリコン充填材２４６が形成される。導電性ディープトレンチポリシリコン充填材２４６は、例として、リンなどのドーパントでｎ型ドープされる。その後、ＣＭＰプロセスによって、ディープトレンチ２４０の外側の導電性ディープトレンチポリシリコン充填材２４６とディープトレンチライナー２４２とが除去される。
【】
図２Ｉを参照すると、集積されたディープトレンチ２３４の形成及び電気構成要素２７４（この例においてＣＭＯＳトランジスタ）の形成を完了するために必要な残りのプロセス工程が示されている。ウェル２５０を注入して、集積された埋め込みコンデンサ２７２及び埋め込みトレンチコンデンサアレイ２７０への、集積されたディープトレンチ２３４のディープｎ型注入２３８への電気的コンタクトを提供する。パターン、エッチ、フィールド酸化物充填工程、及びＣＭＰ工程で構成される一連の工程において、フィールド酸化物２４８が形成される。フィールド酸化物２４８は、電気構成要素２７４のための絶縁、並びに集積されたディープトレンチ２３４のための電気的絶縁を提供する。図２Ｉに示される例示のデバイスの電気構成要素２７４の残りの構成要素は、頂部エピタキシャルシリコン頂部表面２３７上のゲート酸化物２５２と、トランジスタゲート電極２５６を形成するゲート酸化物２５２上のポリシリコンなどのゲート電極材料２５４とから構成される。電気構成要素２７４は、ハロー注入領域２５８とソース／ドレイン注入領域２６０とを含む。トランジスタゲート電極２５６の横方向表面に、側壁２６２が形成される。金属シリサイド２５９が、シリコンの頂部エピタキシャルシリコン頂部表面２３７上の露出されたシリコン表面上に形成され得る。プレメタル誘電体（ＰＭＤ）２６４が、微小電子デバイス２００の頂部エピタキシャルシリコン頂部表面２３７の上に形成される。コンタクト２６５及びメタライゼーション２６６が、集積された埋め込みコンデンサ２７２の第１の埋め込みトレンチコンデンサ端子２７６と、集積された埋め込みコンデンサ２７２の第２の埋め込みトレンチコンデンサ端子２７８と、電気構成要素２７４との間に電気的コンタクトを提供するように形成される。
【】
集積された埋め込みコンデンサ２７２の第１の埋め込みトレンチコンデンサ端子２７６は、集積されたディープトレンチ２３４及び基板２０２を介してベースウェハ２０４への電気的接続を提供する。集積された埋め込みコンデンサ２７２の第２の埋め込みトレンチコンデンサ端子２７８は、ウェル２５０及びｎ型エピタキシャルシリコンキャッピング層２３２を介して、導電性埋め込みコンデンサトレンチ充填材料２２６への電気的接続を提供する。
【】
微小電子デバイス２００は、３つの異なる領域から構成されるとみなすことができる。第１の領域は、埋め込みトレンチコンデンサアレイ２７０である。第２の領域は、埋め込みトレンチコンデンサアレイ２７０と集積されたディープトレンチ２３４とを含む、集積された埋め込みコンデンサ２７２である。第３の領域は、この例ではＣＭＯＳトランジスタである電気構成要素２７４であるが、横方向拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）トランジスタ、ドレイン拡張金属酸化物半導体（ＤＥＭＯＳ）トランジスタ、バイポーラ接合トランジスタ、接合電界効果トランジスタ、ゲートバイポーラ、ゲート単極半導体デバイス、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、シリコン制御整流器（ＳＣＲ）、金属酸化物半導体（ＭＯＳ）トリガＳＣＲ、ＭＯＳ制御サイリスタ、ゲートダイオード、抵抗器、増幅器、及びショットキーダイオードとしてもよい。
【】
図３を参照すると、埋め込みトレンチコンデンサアレイ３７０と、集積された埋め込みコンデンサ３７２と、電子構成要素３７４（本例ではＣＭＯＳトランジスタ）とを含む、図１Ｋの主要な特徴を強調した上面図が示されている。全ての構成要素がシリコン３０３内にある。トレンチ充填材料３２６、トレンチライナー誘電体層３２４、及び埋め込みコンデンサディープウェル３０８は、埋め込みトレンチコンデンサアレイ３７０を形成する。埋め込みトレンチコンデンサアレイ３７０は、電気構成要素３７４の下にある。埋め込みトレンチコンデンサアレイ３７０を電子構成要素３７４の下方に配置して面積を節約し、微小電子デバイス３００の電磁干渉（ＥＭＩ）を下げることが好都合である。コンタクト３６５が示されているが、明確にするためにメタライゼーションは示していない。ディープトレンチの構成要素は、導電性ディープトレンチポリシリコン充填材３４６と、ディープトレンチライナー３４２と、ディープトレンチディープウェル３３８とから構成される。ウェル３５０が、ディーウェル３３８と接触して、埋め込みトレンチコンデンサアレイ３７０への電気経路を提供する。電気構成要素３７４（本例ではＣＭＯＳトランジスタ）は、ゲート電極材料３５４と、隔離領域３４８によって囲まれたソース及びドレイン領域３６０とから構成される。
【】
本開示の様々な実施例をで説明してきたが、それらは単なる例として提示したものであり、限定ではないことを理解されたい。本開示の趣旨又は範囲を逸脱することなく、開示される実施例に対して多数の変更を本明細書における開示に従って行うことが可能である。それゆえ、本発明の広さ及び範囲は、上述の実施例のいずれによっても限定されるべきではない。むしろ、本開示の範囲は、下記の特許請求の範囲及びそれらの等価物に従って定義されるものである。
【図】
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【国際調査報告】

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