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特表 2016-501477出願番号 特願 2015-542828
ワイドコモンモードレンジ送信ゲート
出願人 日本テキサス・インスツルメンツ株式会社（識別番号 390020248）
2026年 特許公開件数ランキング 2644位 5件（※）
2026年 特許取得件数ランキング 2728位 5件（※）
出願人 テキサス インスツルメンツ インコーポレイテッド（識別番号 507107291）
2026年 特許公開件数ランキング 405位 60件（※）
2026年 特許取得件数ランキング 468位 42件（※）
公報発行日 2016年1月18
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2016-501477(P2016-501477A)
(43)【公表日】2016年1月18日
(54)【発明の名称】ワイドコモンモードレンジ送信ゲート
(51)【国際特許分類】
H03K 17/687 20060101AFI20151215BHJP
H03K 17/693 20060101ALI20151215BHJP
【ＦＩ】
H03K17/687 G
H03K17/693 A
【審査請求】未請求
【予備審査請求】未請求
【全頁数】12
(21)【出願番号】特願2015-542828(P2015-542828)
(86)(22)【出願日】2013年11月15日
(85)【翻訳文提出日】2015年7月15日
(86)【国際出願番号】US2013070339
(87)【国際公開番号】WO2014078677
(87)【国際公開日】20140522
(31)【優先権主張番号】13/677,858
(32)【優先日】2012年11月15日
(33)【優先権主張国】US
(81)【指定国】
AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】シグフレド エマニュエル ゴンザレス ディアス
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX02
5J055BX05
5J055CX03
5J055DX12
5J055EX07
5J055EY13
5J055EZ03
5J055EZ12
5J055GX01
5J055GX03
(57)【要約】
送信ゲート（２００）が、入力信号がゲートの出力（２１０）にうまく渡されるように安定した経路を提供するため一定のゲートバイアスを提供するようにそのトランジスタ（２２０、２４０、２５０、２６０）を自己バイアスし、高入力信号の場合トランジスタのゲート酸化物を保護する。マッチドトランジスタ（２２０、２４０、２５０、２６０）のアレイが電圧入力ノード（２３０）によりバイアスされるように配され、電流源（２７０）が、マッチドトランジスタのアレイの個別のトランジスタ（２４０、２５０）にわたってバイアス電流を提供するよう構成される。電圧入力ノードのバイアス電圧を、マッチドトランジスタのアレイの個別のトランジスタ（２４０、２５０）のためのゲート‐ソース電圧の倍数に設定するために、電流シンク（２８０）が、個別のトランジスタ（２４０、２５０）にわたってバイアス電流をシンクするように構成される。トランジスタの異なるセット（２２０、２６０）がアナログ入力信号のための信号経路を提供するように構成される。
【特許請求の範囲】
【請求項1】
装置であって、
アナログ入力ライン、
アナログ出力ライン、
第１のトランジスタであって、前記アナログ入力ラインに電気的に接続される第１のドレインと、電圧入力ノードに電気的に接続される第１のゲートと、アナログ信号ノードに電気的に接続される第１のソースとを有する、前記第１のトランジスタ、
第２のトランジスタであって、前記電圧入力ノードに電気的に接続される第２のドレイン及び第２のゲートを有する、前記第２のトランジスタ、
第３のトランジスタであって、
前記第２のトランジスタ及び前記第３のトランジスタが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続され、
いずれも前記第２のトランジスタの第２のソースに電気的に接続される第３のドレイン及び第３のゲートと、前記アナログ信号ノードに電気的に接続される第３のソースとを有する、前記第３のトランジスタ、
第４のトランジスタであって、前記アナログ信号ノードに電気的に接続される第４のソースと、前記電圧入力ノードに電気的に接続される第４のゲートと、前記アナログ出力ラインに電気的に接続される第４のドレインとを有する、前記第４のトランジスタ、
バイアス電流を前記電圧入力ノードに提供するように電気的に接続される電流源、及び
前記アナログ信号ノードからシンク電流に電気的に接続される電流シンク、
を含む、装置。
アナログ入力ライン、
アナログ出力ライン、
第１のトランジスタであって、前記アナログ入力ラインに電気的に接続される第１のドレインと、電圧入力ノードに電気的に接続される第１のゲートと、アナログ信号ノードに電気的に接続される第１のソースとを有する、前記第１のトランジスタ、
第２のトランジスタであって、前記電圧入力ノードに電気的に接続される第２のドレイン及び第２のゲートを有する、前記第２のトランジスタ、
第３のトランジスタであって、
前記第２のトランジスタ及び前記第３のトランジスタが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続され、
いずれも前記第２のトランジスタの第２のソースに電気的に接続される第３のドレイン及び第３のゲートと、前記アナログ信号ノードに電気的に接続される第３のソースとを有する、前記第３のトランジスタ、
第４のトランジスタであって、前記アナログ信号ノードに電気的に接続される第４のソースと、前記電圧入力ノードに電気的に接続される第４のゲートと、前記アナログ出力ラインに電気的に接続される第４のドレインとを有する、前記第４のトランジスタ、
バイアス電流を前記電圧入力ノードに提供するように電気的に接続される電流源、及び
前記アナログ信号ノードからシンク電流に電気的に接続される電流シンク、
を含む、装置。
【請求項2】
請求項１に記載の装置であって、更にダイオードを含み、前記ダイオードが、前記アナログ信号ノードに電気的に接続されるアノードを有し、前記電圧入力ノードに電気的に接続されるカソードを有する、装置。
【請求項3】
請求項１に記載の装置であって、
第１のトランジスタダイオードであって、前記第１のトランジスタの前記第１のソース及び第１のボディに電気的に接続されるアノードと、前記第１のドレインに電気的に接続されるカソードとを有する、前記第１のトランジスタダイオード、及び
第４のトランジスタダイオードであって、前記第４のトランジスタの前記第４のソース及び第４のボディに電気的に接続されるアノードと、前記第４のドレインに電気的に接続されるカソードとを有する、前記第４のトランジスタダイオード、
を更に含む、装置。
第１のトランジスタダイオードであって、前記第１のトランジスタの前記第１のソース及び第１のボディに電気的に接続されるアノードと、前記第１のドレインに電気的に接続されるカソードとを有する、前記第１のトランジスタダイオード、及び
第４のトランジスタダイオードであって、前記第４のトランジスタの前記第４のソース及び第４のボディに電気的に接続されるアノードと、前記第４のドレインに電気的に接続されるカソードとを有する、前記第４のトランジスタダイオード、
を更に含む、装置。
【請求項4】
請求項１に記載の装置であって、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタが高電圧マッチドトランジスタである、装置。
【請求項5】
請求項１に記載の装置であって、前記アナログ信号ノードの信号が、前記アナログ入力ラインにより受信された信号によって決められ得るように、前記電流シンクが、前記第２のトランジスタ及び前記第３のトランジスタをバイアスするために用いられる電流をシンクするように構成される、装置。
【請求項6】
請求項１に記載の装置であって、更に低ドロップアウトレギュレータ回路要素を含み、
前記低ドロップアウトレギュレータ回路要素が、
低ドロップアウトレギュレータ入力ラインに電気的に接続される第５のドレインと、前記アナログ出力ラインに電気的に接続される第５のゲートと、低ドロップアウトレギュレータ出力ライン及び分圧器に電気的に接続される第５のソースとを有する第５のトランジスタ、及び
前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように及びフィードバック信号を前記アナログ入力ラインに出力するように構成される、エラー増幅器回路、
を含む、装置。
前記低ドロップアウトレギュレータ回路要素が、
低ドロップアウトレギュレータ入力ラインに電気的に接続される第５のドレインと、前記アナログ出力ラインに電気的に接続される第５のゲートと、低ドロップアウトレギュレータ出力ライン及び分圧器に電気的に接続される第５のソースとを有する第５のトランジスタ、及び
前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように及びフィードバック信号を前記アナログ入力ラインに出力するように構成される、エラー増幅器回路、
を含む、装置。
【請求項7】
方法であって、
送信ゲート回路の電圧入力ノードにおいてバイアス電流を受信すること、
前記電圧入力ノードから、第１のトランジスタ、第２のトランジスタ、及び第４のトランジスタをバイアスすること、
前記第２のトランジスタの前記第２のソースからの電流から第３のトランジスタをバイアスすること、及び
前記電圧入力ノードを、前記第２のトランジスタ及び前記第３のトランジスタのためのゲート‐ソース電圧の２倍のバイアス信号に強いるために、前記第１のトランジスタ第１のソース、前記第３のトランジスタの第３のソース、及び前記第４のトランジスタの第４のドレインに電気的に接続されるアナログ信号ノードからの電流をシンクすることであって、これがまた、前記第１のトランジスタ及び前記第４のトランジスタを、前記第１のトランジスタ及び前記第４のトランジスタのためのゲート‐ソース電圧の２倍までバイアスすること、
を含む、方法。
送信ゲート回路の電圧入力ノードにおいてバイアス電流を受信すること、
前記電圧入力ノードから、第１のトランジスタ、第２のトランジスタ、及び第４のトランジスタをバイアスすること、
前記第２のトランジスタの前記第２のソースからの電流から第３のトランジスタをバイアスすること、及び
前記電圧入力ノードを、前記第２のトランジスタ及び前記第３のトランジスタのためのゲート‐ソース電圧の２倍のバイアス信号に強いるために、前記第１のトランジスタ第１のソース、前記第３のトランジスタの第３のソース、及び前記第４のトランジスタの第４のドレインに電気的に接続されるアナログ信号ノードからの電流をシンクすることであって、これがまた、前記第１のトランジスタ及び前記第４のトランジスタを、前記第１のトランジスタ及び前記第４のトランジスタのためのゲート‐ソース電圧の２倍までバイアスすること、
を含む、方法。
【請求項8】
請求項７に記載の方法であって、
前記第１のトランジスタの第１のドレインにおいてアナログ入力信号を受信すること、及び
前記第４のトランジスタの第４のドレインに電気的に接続されるアナログ出力ラインにおいて前記アナログ入力信号に対応するアナログ出力信号を出力すること、
を更に含む、方法。
前記第１のトランジスタの第１のドレインにおいてアナログ入力信号を受信すること、及び
前記第４のトランジスタの第４のドレインに電気的に接続されるアナログ出力ラインにおいて前記アナログ入力信号に対応するアナログ出力信号を出力すること、
を更に含む、方法。
【請求項9】
送信ゲート回路装置であって、
一定のゲートバイアスをマッチドトランジスタのアレイに提供するように構成される自己バイアスされたゲートドライブ、
を含み、
前記自己バイアスされたゲートドライブが、
マッチドトランジスタの前記アレイの個別のトランジスタにわたってバイアス電流を提供するように構成される電流源、
電圧入力ノードにおけるバイアス電圧を、マッチドトランジスタの前記アレイの前記個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するために、マッチドトランジスタの前記アレイの前記個別のトランジスタにわたって前記バイアス電流をシンクするように構成される電流シンク、及び
マッチドトランジスタの前記アレイの前記個別のトランジスタからのトランジスタの異なるセットであって、トランジスタの前記異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの前記異なるセットのためのゲート‐ソース電圧の倍数でバイアスされるべきトランジスタの前記異なるセットの別の一つからアナログ出力信号として出力されるように信号経路を提供するように構成される、トランジスタの前記異なるセット、
を含む、装置。
一定のゲートバイアスをマッチドトランジスタのアレイに提供するように構成される自己バイアスされたゲートドライブ、
を含み、
前記自己バイアスされたゲートドライブが、
マッチドトランジスタの前記アレイの個別のトランジスタにわたってバイアス電流を提供するように構成される電流源、
電圧入力ノードにおけるバイアス電圧を、マッチドトランジスタの前記アレイの前記個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するために、マッチドトランジスタの前記アレイの前記個別のトランジスタにわたって前記バイアス電流をシンクするように構成される電流シンク、及び
マッチドトランジスタの前記アレイの前記個別のトランジスタからのトランジスタの異なるセットであって、トランジスタの前記異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの前記異なるセットのためのゲート‐ソース電圧の倍数でバイアスされるべきトランジスタの前記異なるセットの別の一つからアナログ出力信号として出力されるように信号経路を提供するように構成される、トランジスタの前記異なるセット、
を含む、装置。
【請求項10】
請求項９に記載の送信ゲート回路装置であって、
マッチドトランジスタの前記アレイの前記個別のトランジスタが、第２のトランジスタ及び第３のトランジスタを含み、
トランジスタの前記異なるセットが、第１のトランジスタ及び第４のトランジスタを含み、
前記第１のトランジスタが、前記アナログ入力信号を受信するように構成されるアナログ入力ラインに電気的に接続される第１のドレインと、前記電圧入力ノードに電気的に接続される第１のゲートと、アナログ信号ノードに電気的に接続される第１のソースとを有し、
前記第２のトランジスタ及び前記第３のトランジスタが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続され、
前記第２のトランジスタが、前記電圧入力ノードに電気的に接続される第２のドレイン及び第２のゲートを有し、
前記第３のトランジスタが、いずれも前記第２のトランジスタの第２のソースに電気的に接続される第３のドレイン及び第３のゲートと、前記アナログ信号ノードに電気的に接続される第３のソースとを有し、
前記第４のトランジスタが、前記アナログ信号ノードに電気的に接続される第４のソースと、前記電圧入力ノードに電気的に接続される第４のゲートと、前記アナログ出力ラインに電気的に接続される第４のドレインとを有する、
装置。
マッチドトランジスタの前記アレイの前記個別のトランジスタが、第２のトランジスタ及び第３のトランジスタを含み、
トランジスタの前記異なるセットが、第１のトランジスタ及び第４のトランジスタを含み、
前記第１のトランジスタが、前記アナログ入力信号を受信するように構成されるアナログ入力ラインに電気的に接続される第１のドレインと、前記電圧入力ノードに電気的に接続される第１のゲートと、アナログ信号ノードに電気的に接続される第１のソースとを有し、
前記第２のトランジスタ及び前記第３のトランジスタが、前記電圧入力ノードと前記アナログ信号ノードとの間に電気的に接続され、
前記第２のトランジスタが、前記電圧入力ノードに電気的に接続される第２のドレイン及び第２のゲートを有し、
前記第３のトランジスタが、いずれも前記第２のトランジスタの第２のソースに電気的に接続される第３のドレイン及び第３のゲートと、前記アナログ信号ノードに電気的に接続される第３のソースとを有し、
前記第４のトランジスタが、前記アナログ信号ノードに電気的に接続される第４のソースと、前記電圧入力ノードに電気的に接続される第４のゲートと、前記アナログ出力ラインに電気的に接続される第４のドレインとを有する、
装置。
【請求項11】
請求項１０に記載の送信ゲート回路装置であって、
第１のトランジスタダイオードであって、前記第１のトランジスタの前記第１のソース及び第１のボディに電気的に接続されるアノードと、前記第１のドレインに電気的に接続されるカソードとを有する、前記第１のトランジスタダイオード、及び
第４のトランジスタダイオードであって、前記第４のトランジスタの前記第４のソース及び第４のボディに電気的に接続されるアノードと、前記第４のドレインに電気的に接続されるカソードとを有する、前記第４のトランジスタダイオード、
を更に含む、装置。
第１のトランジスタダイオードであって、前記第１のトランジスタの前記第１のソース及び第１のボディに電気的に接続されるアノードと、前記第１のドレインに電気的に接続されるカソードとを有する、前記第１のトランジスタダイオード、及び
第４のトランジスタダイオードであって、前記第４のトランジスタの前記第４のソース及び第４のボディに電気的に接続されるアノードと、前記第４のドレインに電気的に接続されるカソードとを有する、前記第４のトランジスタダイオード、
を更に含む、装置。
【請求項12】
請求項９に記載の装置であって、ダイオードを更に含み、前記ダイオードが、前記第１のソース及び前記第４のソースに電気的に接続されるアノードを有し、前記電圧入力ノードに電気的に接続されるカソードを有する、装置。
【請求項13】
請求項９に記載の装置であって、前記第１のソース及び前記第４のソースに電気的に接続されるアナログ信号ノードにおける信号が、前記第１のドレインにより受信されるアナログ入力信号によって決められ得るように、前記電流シンクが、前記第２のトランジスタ及び前記第３のトランジスタをバイアスするために用いられる電流をシンクするように構成される、装置。
【請求項14】
請求項９に記載の装置であって、更に、低ドロップアウトレギュレータ回路要素を含み、
前記低ドロップアウトレギュレータ回路要素が、
第５のトランジスタであって、前記自己バイアスされたゲートドライブからアナログ出力信号を受信するように低ドロップアウトレギュレータ入力ラインに、及び分圧器を備えた低ドロップアウトレギュレータ出力ラインに、電気的に接続される、前記第５のトランジスタ、及び
エラー増幅器回路であって、前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように及びフィードバック信号を前記自己バイアスされたゲートドライブに出力するように構成される、エラー増幅器回路、
を含む、装置。
前記低ドロップアウトレギュレータ回路要素が、
第５のトランジスタであって、前記自己バイアスされたゲートドライブからアナログ出力信号を受信するように低ドロップアウトレギュレータ入力ラインに、及び分圧器を備えた低ドロップアウトレギュレータ出力ラインに、電気的に接続される、前記第５のトランジスタ、及び
エラー増幅器回路であって、前記分圧器に電気的に接続され、前記分圧器からの信号を基準電圧と比較するように及びフィードバック信号を前記自己バイアスされたゲートドライブに出力するように構成される、エラー増幅器回路、
を含む、装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は概して送信ゲート回路に関連する。
【背景技術】
【0002】
種々の種類の電子デバイスがよく知られている。このような電子デバイスは、情報を渡すため又は種々の要素のオペレーションを作動させるために回路間又はデバイス同士で電子的にシグナリングし得る。例えば、現在の車両は、車両にわたって配置される様々な電子的に制御されたデバイスを含む。このようなデバイスは、処理のため、互いの間で及び／又はその車両の中央コンピュータに信号を送ることができる。このような信号を送るため、スイッチは、整然とした通信を促進するようにこのような信号を送信又は阻止する。例えば、送信ゲート又はアナログスイッチが、他のデバイス又は回路要素への入力信号の通過を制御することができる。１つの状態において、送信ゲートは信号を阻止し、別の状態において、送信ゲートはその入力における信号をその出力に渡す。
【0003】
このアプリケーションを扱うための１つの既知のアプローチを図１に図示し、図１は、ＮＭＯＳトランジスタ１４に接続されるＰＭＯＳトランジスタ１２を含む回路１０を図示する。回路１０は、２つのトランジスタ１２及び１４のそれぞれのゲートへの電圧により制御される。第１の電圧が、入力における信号が出力に通過し得るようにトランジスタ１２及び１４両方を開き、第２の電圧が、入力及び出力間を如何なる信号も通過しないように阻止するためにトランジスタ１２及び１４両方を閉じる。
【0004】
このような標準的な送信ゲートは種々の欠点を有する。例えば、トランジスタ１２及び１４は、入力信号が高すぎるとき、そうするように特別に設計及び構築されない限りこのような信号を物理的に扱うことができないため、入力信号がクランプ又はカットオフされ得る。また、ゲートのＰＭＯＳトランジスタ上の寄生ダイオード効果に起因して、バックフィード信号が入力から出力へ伝わり得る。このような送信ゲートはまた、入力信号が幅広い範囲で変化するとき又は送信ゲートを制御するための電力が変化するとき、著しい信号劣化又は変化なしに入力信号を通過させることができない可能性がある。
【発明の概要】
【0005】
例示の実施例は、一定のゲートバイアスを提供するためにそのトランジスタを自己バイアスする送信ゲートを説明する。一定のゲートバイアスは、入力信号がゲートの出力へうまく通過され得るように安定した経路を提供し、高入力信号の場合にトランジスタのゲート酸化物を保護する。
【0006】
一つのこのようなアプローチにより、マッチドトランジスタが、バイアス電流を提供するように構成される電流源を備えた電圧入力ノードによりバイアスされるように配される。一つのこのような例における電流源は、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流を提供するように構成される。電圧入力ノードにおけるバイアス電圧を、マッチドトランジスタのアレイの個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するように、電流シンクが、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流をシンクするように構成される。マッチドトランジスタのアレイの個別のトランジスタからのトランジスタの異なるセットが、トランジスタの異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの異なるセットの別の一つからのアナログ出力信号として出力されるように信号経路を提供するように構成される。トランジスタの異なるセットは、トランジスタの異なるセットのためのゲート‐ソース電圧の倍数で自己バイアスされる。
【0007】
このように構成されると、入力信号がバイアス信号に悪影響を与えないか又は送信ゲートのトランジスタを容易に損傷させないので、ワイドコモンモードレンジが適応され得る。この送信ゲートトポロジーにより、一定のゲート‐ソース電圧バイアスが、トランジスタの異なるセットのドレインソース抵抗をプロセス変動にわたって一定に保ち得る。これらの及び他の利点は、これ以降の詳細な説明を参照し考察することで明確になり得る。
【図面の簡単な説明】
【0008】
【図1】例示の従来の送信ゲートを図示する。
【0009】
【図2】例示の一実施例に従った例示の送信ゲートを図示する。
【0010】
【図3】オペレーションの例示の方法のフローチャートである。
【0011】
【図4】低ドロップアウトレギュレータ回路に組み込まれる例示の送信ゲートを図示する。
【0012】
【図5】２つの送信ゲートを組み込む例示の低ドロップアウトレギュレータ回路を図示する。
【発明を実施するための形態】
【0013】
図２は、アナログ入力ライン２０５及びアナログ出力ライン２１０を有する装置２００を図示する。第１のトランジスタ２２０が、アナログ入力ライン２０５に電気的に接続される第１のドレイン２２２、電圧入力ノード２３０に電気的に接続される第１のゲート２２４、及びアナログ信号ノード２３５に電気的に接続される第１のソース２２６を含む。装置２００は更に、第２のトランジスタ２４０及び第３のトランジスタ２５０を含む。第２のトランジスタ２４０及び第３のトランジスタ２５０は、電圧入力ノード２３０とアナログ信号ノード２３５との間に電気的に接続される。図示する例において、第２のトランジスタは、電圧入力ノード２３０に電気的に接続される第２のドレイン２４２及び第２のゲート２４４を有する。第３のトランジスタ２５０は、第３のドレイン２５２及び第３のゲート２５４を有し、これらはいずれも、第２のトランジスタ２４０の第２のソース２４６に電気的に接続される。第３のトランジスタ２５０はまた、アナログ信号ノード２３５に電気的に接続される第３のソース２５６を有する。第４のトランジスタ２６０が、アナログ信号ノード２３５に電気的に接続される第４のソース２６６、アナログ信号ノード２３０に電気的に接続される第４のゲート２６４、及びアナログ出力ライン２１０に電気的に接続される第４のドレイン２６２を含む。
【0014】
バイアス電流を電圧入力ノード２３０に提供するために電流源２７０が電気的に接続される。アナログ信号ノード２３５からのシンク電流に電流シンク２８０が電気的に接続される。電流シンクは、アナログ信号ノード２３５が、アナログ入力ライン２０５により受信された信号によって決められ得るように、第２のトランジスタ２４０及び第３のトランジスタ２５０をバイアスするために用いられる電流をシンクするように構成される。
【0015】
１つのアプローチにより、第１のトランジスタ２２０、第２のトランジスタ２４０、第３のトランジスタ２５０、及び第４のトランジスタ２６０は高電圧マッチドトランジスタである。「マッチドトランジスタ」というフレーズは、バイポーラＮＰＮトランジスタ又は２つのエンハンスメントＮ型ＭＯＳＦＥＴなど、同じ種類の２つ又はそれ以上のトランジスタを意味することが当業界で知られており、これらのトランジスタは、製造、選択、又はその両方のいずれかにより、同様の特性を有する。より特性が近いほどよりマッチングがよくなる。マッチドトランジスタをつくるための１つのアプローチは、トランジスタ製造プロセスの間単一ダイ上にそれらを共に又は隣り合ってつくることである。マッチドトランジスタである第２のトランジスタ２４０及び第３のトランジスタ２５０をバイパスするために用いられる電流源２７０から電流を取り除く電流シンク２８０を備え、アナログ入力ライン２０５とアナログ出力ライン２１０との間の信号経路は、バイアスにより妨害されない。このように構成されると、アナログ信号ノード２３５は、アナログ入力ライン２０５における入力アナログ信号によって決まり、これは、入力アナログ信号が何であろうと、電圧入力ノード２３０を、第２のトランジスタ２４０及び第３のトランジスタ２５０のためのゲート‐ソースバイアス電圧の２倍まで自己バイアスさせる。入力アナログ信号が上及び下に動くにつれて、第１のトランジスタ２２０及び第４のトランジスタ２６０のゲート‐ソース電圧は、電流源２７０及び電流シンク２８０により強いられる電流ノードオペレーションのため、それらのトランジスタのためのゲート‐ソース電圧の２倍までバイアスされ続ける。このようなトポロジーにより、アナログ入力電圧に関わらずトランジスタのゲート酸化物のインテグリティを損なうことのない一定のゲート・ソース電圧が提供される。
【0016】
図２の例示は、装置２００のオペレーションを促進する更なる要素を含む。例えば、装置２００は更にダイオード２９０を含み、ダイオード２９０は、アナログ信号ノード２３５に電気的に接続されるアノード２９１を有し、電圧入力ノード２３０に電気的に接続されるカソード２９２を有する。このダイオード２９０は、回路内の遷移事象を抑制することを助ける。付加的なダイオードが種々のトランジスタに接続され得る。例えば、第１のトランジスタダイオード２９３が、第１のトランジスタ２２０の第１のソース２２６及び第１のボディ２２７に電気的に接続されるアノード２９４と、第１のドレイン２２６に電気的に接続されるカソード２９５とを有し得る。同様に、第４のトランジスタダイオード２９６が、第４のトランジスタ２６０の第４のソース２６６及び第４のボディ２６７に電気的に接続されるアノード２９７と、第４のドレイン２６２に電気的に接続されるカソード２９８とを有し得る。これらのダイオード２９３及び２９６は、関連するトランジスタ２２０及び２６０のオペレーションを促進する。
【0017】
アナログ入力ライン２０５とアナログ出力ライン２１０との間の信号経路を選択的に開く又は閉じるように、スイッチＳ１、Ｓ２、及びＳ３が回路にわたって種々の地点に配置される。例えば、信号を回路２００にわたって通過させるには、電流シンク２８０を動作させるようにスイッチＳ２が開き、電流源２７０が電流を電圧入力ノード２３０に通過させ得るようにスイッチＳ３が閉じる。スイッチＳ１は開であり、そのため、電圧入力ノード２３０における信号が、接地に渡される代わりに、回路２００の種々のその他の要素に渡される。信号がアナログ出力ライン２１０に渡されないように回路２００をオフにするには、スイッチＳ１、Ｓ２、及びＳ３はそれらのそれぞれの反対の位置をとる。そのため、スイッチＳ１が閉じて電圧入力ノード２３０を接地させ、スイッチＳ２が閉じて、電流シンク２８０近くのアナログ信号ノード２３５を接地させ、スイッチＳ３が開いて、入力電圧Ｖｉｎ及び電流源２７０から回路２００をカットオフする。バイアス電圧又は電流を備えず、トランジスタ２２０、２４０、２５０、及び２６０がオフになり、信号をそれらのそれぞれのドレイン及びソースの間に通過させない。また、どんな信号が電圧入力ノード２３０に残されても、信号がアナログ出力ライン２１０へ渡されないことを更に確実にするためにアナログ信号ノード２３５が接地にプルされる。スイッチＳ１、Ｓ２、及びＳ３は、当業界で既知の方法を用いて個別のコントローラ（図示せず）により制御される。当業者であれば、指令で送信ゲートをシャットオフするための他の設計も想起し得るであろう。
【0018】
図２は、単なる１つの例示のアプローチを図示している。一般的に、これらの教示に従った送信ゲート回路は、マッチドトランジスタのアレイに一定のゲートバイアスを提供するように構成される、自己バイアスされたゲートドライブを含み得る。一定のゲートバイアスは、完全に「一定」である必要はなく、このような回路の能力内の所与の小さな範囲内であるだけでよい。電流源が、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流を提供する。図２は、Ｎ型ＭＯＳＦＥＴトランジスタ２４０及び２６０を個別のトランジスタとして図示するが、異なる数又はタイプのトランジスタを用いることができる。電圧入力ノードのバイアス電圧を、マッチドトランジスタのアレイの個別のトランジスタのためのゲート‐ソース電圧の倍数に設定するために、電流シンクが、マッチドトランジスタのアレイの個別のトランジスタにわたってバイアス電流をシンクする。マッチドトランジスタのアレイの個別のトランジスタからのトランジスタの異なるセットが、トランジスタの異なるセットの一つにおいて受信されるアナログ入力信号が、トランジスタの異なるセットの別の一つからのアナログ出力信号として出力されるように信号経路を提供する。図２の例において、トランジスタ２２０及び２６０は、マッチドトランジスタのアレイからのＮ型ＭＯＳＦＥＴトランジスタの異なるセットを表すが、異なる数又はタイプのトランジスタを用いることができる。トランジスタのこの異なるセットは、トランジスタの異なるセットのためのゲート‐ソース電圧の倍数でバイアスされる。
【0019】
図３は、送信ゲート回路の電圧入力ノードにおいてバイアス電流を受信すること３１０を含む、例示の方法３００を図示する。トランジスタは電圧入力ノードからバイアスされる３２０。例えば、第１のトランジスタ、第２のトランジスタ、及び第４のトランジスタは電圧入力ノードから、また、第３のトランジスタは第２のトランジスタの第２のソースからの電流からバイアスされる。方法３００は更に、電圧入力ノードに、第２のトランジスタ及び第３のトランジスタのためのゲート‐ソース電圧の２倍のバイアス信号に強いるように、第１のトランジスタの第１のソース、第３のトランジスタの第３のソース、及び第４のトランジスタの第４のドレインに電気的に接続されるアナログ信号ノードからの電流をシンクすること３３０を含む。このアプローチはまた、第１のトランジスタ及び第４のトランジスタを、第１のトランジスタ及び第４のトランジスタのためのゲート‐ソース電圧の２倍までバイアスする。第１のトランジスタの第１のドレインにおいてアナログ入力信号が受信され３４０、アナログ入力信号に対応するアナログ出力信号が、第４のトランジスタの第４のドレインに電気的に接続されるアナログ出力ラインにおいて出力される３５０。トランジスタは自己バイアスされバイアス電流がシンクされるので、送信ゲートを介する送信の間アナログ信号はゆがめられない。
【0020】
これらの教示に従った送信ゲートが、種々の応用例に組み込まれ得る。図４に示す一つのこのような例において、図２の送信ゲート回路２００が、低ドロップアウトレギュレータ回路４００に組み込まれる。低ドロップアウトレギュレータ回路要素４００は、低ドロップアウトレギュレータ入力ライン４０５に電気的に接続される第５のドレイン４１２と、アナログ出力ライン２１０に電気的に接続される第５のゲート４１４と、低ドロップアウトレギュレータ出力ライン及び分圧器４２０に電気的に接続される第５のソース４１６とを有する第５のトランジスタ４１０を含む。分圧器４２０は、回路４００のオペレーションを制御するためにフィードバックを提供する分析のため低ドロップアウトレギュレータ回路４００の出力をステップダウンする。エラー増幅器回路４３０が、分圧器４２０に電気的に接続され、分圧器４２０からの信号を基準電圧Ｖｒｅｆと比較するように、及び送信ゲート回路２００のアナログ入力ライン２０５にフィードバック信号を出力するように構成される。
【0021】
このような構成により、低ドロップアウトレギュレータの電流容量を増大させるため並列の複数のパワーＦＥＴベースの送信ゲートを用いるための低ドロップアウトレギュレータの設計における柔軟性が提供される。並列の２つの送信ゲートを用いる例示の構成を図５に図示する。低ドロップアウトレギュレータ５００に対するこのアプローチにおいて、２つの送信ゲート２００が、エラー増幅器５３０の出力に電気的に接続されるそれらの入力ラインを有する。２つの送信ゲート２００のアナログ出力ラインは、図４に関連して上述したものに類似する方式で、それぞれのトランジスタ５１０及び５１１に電気的に接続される。２つのトランジスタ５１０及び５１１からの出力ラインは、低ドロップアウトレギュレータ５００から単一の出力を提供するように電気的に接続される。利用可能な複数の送信ゲートを有することにより、より多くの電流が、個別の回路要素に対する障害が生じ得る前に、低ドロップアウトレギュレータ５００により扱われ得る。
【0022】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図1】
【図2】
【図3】
【図4】
【図5】
【国際調査報告】
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