特表2019-519937IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2019-519937(P2019-519937A)
(43)【公表日】2019年7月11日
(54)【発明の名称】閾値シフトの低減のためのシリコン窒化プロセス
(51)【国際特許分類】
   H01L 21/336 20060101AFI20190621BHJP
   H01L 29/78 20060101ALI20190621BHJP
   H01L 21/318 20060101ALI20190621BHJP
【ＦＩ】
   H01L29/78 301G
   H01L21/318 B
【審査請求】未請求
【予備審査請求】未請求
【全頁数】12
(21)【出願番号】特願2018-567698(P2018-567698)
(86)(22)【出願日】2017年6月23日
(85)【翻訳文提出日】2019年2月25日
(86)【国際出願番号】US2017039150
(87)【国際公開番号】WO2017223541
(87)【国際公開日】20171228
(31)【優先権主張番号】15/191,500
(32)【優先日】2016年6月23日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ニコラス ステファン デラス
(72)【発明者】
【氏名】ナヴィーン ティピルネニ
(72)【発明者】
【氏名】ドン セアップ リー
【テーマコード（参考）】
5F058
5F140
【Ｆターム（参考）】
5F058BA20
5F058BB01
5F058BC08
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5F140BG30
5F140BG37
5F140BG38
5F140CB01
5F140CD08
(57)【要約】
半導体デバイス（１００）が、半導体材料（１０４）を備える基板（１０２）を有する。半導体デバイス（１００）は、半導体材料（１０４）内及び上に電界効果トランジスタ（１０６）を含む。電界効果トランジスタ（１０６）は、半導体デバイス（１００）の半導体材料（１０４）の上のゲート誘電体層（１１０）、及びゲート誘電体層（１１０）の上のゲート（１１２）を有する。ゲート誘電体層（１１０）は、チャネル（１１４）のための領域の直接の上でありゲート（１１２）の下の窒素リッチシリコン窒化物（１２０）の層を含む。
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
半導体材料を含む基板、及び
電界効果トランジスタ（ＦＥＴ）、
を含み、
前記ＦＥＴが、
前記基板の上に配置されるゲート誘電体層であって、窒素リッチシリコン窒化物層と、前記窒素リッチシリコン窒化物層の上に配置されるシリコン窒化物層とを含む、前記ゲート誘電体層と、
前記ゲート誘電体層の上に配置されるゲートと、
を含む、半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、前記窒素リッチシリコン窒化物層が５ナノメートル〜２０ナノメートルの厚みである、半導体デバイス。
【請求項3】
請求項１に記載の半導体デバイスであって、前記窒素リッチシリコン窒化物層が、化学量論のシリコン窒化物材料の屈折率より小さい０．０１５〜０．０３０の屈折率を有し、前記屈折率が、６３０ナノメートル〜６３５ナノメートルの波長で判定される、半導体デバイス。
【請求項4】
請求項１に記載の半導体デバイスであって、前記シリコン窒化物層が、前記窒素リッチシリコン窒化物層上に配置されるシリコンリッチシリコン窒化物層を含む、半導体デバイス。
【請求項5】
請求項４に記載の半導体デバイスであって、前記シリコンリッチシリコン窒化物層が、５ナノメートル〜２０ナノメートルの厚みである、半導体デバイス。
【請求項6】
請求項４に記載の半導体デバイスであって、前記シリコンリッチシリコン窒化物層が、化学量論のシリコン窒化物材料の屈折率より０．０２５〜０．０４０大きい屈折率を有し、前記屈折率が、６３０ナノメートル〜６３５ナノメートルの波長で判定される、半導体デバイス。
【請求項7】
請求項１に記載の半導体デバイスであって、前記シリコン窒化物層が、前記窒素リッチシリコン窒化物層上に配置される化学量論のシリコン窒化物層を含み、前記化学量論のシリコン窒化物層が、約０．７５のシリコン対窒素原子比を有する、半導体デバイス。
【請求項8】
請求項１に記載の半導体デバイスであって、前記窒素リッチシリコン窒化物層が、原子分率で１０パーセント未満の水素含有量を有する、半導体デバイス。
【請求項9】
請求項１に記載の半導体デバイスであって、前記半導体材料がＩＩＩ−Ｖ族半導体材料を含む、半導体デバイス。
【請求項10】
請求項９に記載の半導体デバイスであって、前記ＩＩＩ−Ｖ族半導体材料がガリウム及び窒素を含む、半導体デバイス。
【請求項11】
方法であって、
半導体デバイスの基板を提供することであって、前記基板が半導体材料を含むこと、
ＦＥＴのためのエリアにおいて前記基板の上に窒素リッチシリコン窒化物層を形成すること、
前記窒素リッチシリコン窒化物層の上にシリコン窒化物層を形成すること、及び
前記シリコン窒化物層の上に前記ＦＥＴのゲートを形成すること、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層が、ジクロロシラン及びアンモニアを用いて、第１のＬＰＣＶＤチャンバにおいて低圧化学気相成長（ＬＰＣＶＤ）プロセスにより形成される、方法。
【請求項13】
請求項１２に記載の方法であって、前記窒素リッチシリコン窒化物層の形成の間、前記アンモニアが、前記ジクロロシランの流量の６〜１２倍の流量で前記第１のＬＰＣＶＤチャンバ内に流される、方法。
【請求項14】
請求項１２に記載の方法であって、前記第１のＬＰＣＶＤチャンバにおける前記基板の温度が、前記窒素リッチシリコン窒化物層の形成の間、６００℃〜７４０℃である、方法。
【請求項15】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層の厚みが５ナノメートル〜２０ナノメートルである、方法。
【請求項16】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層が、化学量論のシリコン窒化物材料の屈折率より０．０１５〜０．０３０小さい屈折率を有し、前記屈折率が、６３０ナノメートル〜６３５ナノメートルの波長で判定される、方法。
【請求項17】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層の上に前記シリコン窒化物層を形成することが、前記シリコン窒化物層が形成されるまで前記窒素リッチシリコン窒化物層が形成された後、前記窒素リッチシリコン窒化物層が実質的に酸化反応物がない雰囲気に維持されるように実施される、方法。
【請求項18】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層の上に前記シリコン窒化物層を形成することが、前記窒素リッチシリコン窒化物層上にシリコンリッチシリコン窒化物層を形成することを含む、方法。
【請求項19】
請求項１８に記載の方法であって、前記シリコンリッチシリコン窒化物層が、ジクロロシラン及びアンモニアを用いて、第２のＬＰＣＶＤチャンバにおいてＬＰＣＶＤプロセスにより形成される、方法。
【請求項20】
請求項１９に記載の方法であって、前記第２のＬＰＣＶＤチャンバが前記第１のＬＰＣＶＤチャンバである、方法。
【請求項21】
請求項１８に記載の方法であって、前記アンモニアが、前記シリコンリッチシリコン窒化物層の形成の間、前記ジクロロシランの流量の３〜６倍の流量で前記第２のＬＰＣＶＤチャンバ内に流される、方法。
【請求項22】
請求項１８に記載の方法であって、前記第２のＬＰＣＶＤチャンバにおける前記基板の温度が、前記シリコンリッチシリコン窒化物層の形成の間、７８０℃〜９００℃である、方法。
【請求項23】
請求項１８に記載の方法であって、前記シリコンリッチシリコン窒化物層の厚みが５ナノメートル〜２０ナノメートルである、方法。
【請求項24】
請求項１１に記載の方法であって、前記シリコンリッチシリコン窒化物層が、化学量論のシリコン窒化物材料の屈折率より０．０２５〜０．０４０大きい屈折率を有し、前記屈折率が、６３０ナノメートル〜６３５ナノメートルの波長で判定される、方法。
【請求項25】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層の上に前記シリコン窒化物層を形成することが、前記窒素リッチシリコン窒化物層上に化学量論のシリコン窒化物層を形成することを含み、前記化学量論のシリコン窒化物層が、約０．７５のシリコン対窒素原子比を有する、方法。
【請求項26】
請求項１１に記載の方法であって、前記窒素リッチシリコン窒化物層が、テトラクロロシラン及びアンモニアを用いて原子層堆積（ＡＬＤ）チャンバにおいてＡＬＤプロセスにより形成される、方法。
【請求項27】
請求項２６に記載の方法であって、前記ＡＬＤプロセスが、
前記基板を前記ＡＬＤチャンバにおいて約３７５℃の温度まで加熱すること、
前記基板が約３７５℃の前記温度である間に、約１７０ミリトールの圧力を提供するため前記テトラクロロシランを前記ＡＬＤチャンバに流すこと、
その後、前記ＡＬＤチャンバへの前記テトラクロロシランの前記フローを中断すること、
その後、前記基板を前記ＡＬＤチャンバにおいて約５５０℃の温度まで加熱すること、
前記基板が約５５０℃の前記温度である間に、約３００ミリトールの圧力を提供するため前記アンモニアを前記ＡＬＤチャンバに流すこと、及び
その後、前記アンモニアの前記ＡＬＤチャンバへの前記フローを中断すること、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して半導体デバイスに関し、更に特定して言えば、半導体デバイスにおける電界効果トランジスタに関連する。
【背景技術】
【0002】
電界効果トランジスタ（ＦＥＴ）は、トランジスタのゲートに電位を印加することにより動作し、これにより、トランジスタのチャネルにおける充電キャリアの密度が変わる。トランジスタの閾値電位は、トランジスタが、最低限の電流がチャネルを介して流れるオフ状態から、事前定義された電流がチャネルを介して流れるオン状態に変化する、ゲート電位と解釈され得る。トランジスタの信頼性の高いオペレーションは、トランジスタの動作寿命の間、閾値電位が一定のままであることに依存する。電荷は、ゲート誘電体層において、ゲート及びチャネル間で蓄積しがちであり、そのため、閾値電位をシフトすることにより信頼性に悪影響を与える。電荷蓄積は、シリコン窒化物を含むゲート誘電体層において特に問題となる。
【発明の概要】
【0003】
半導体デバイスが、その半導体デバイスの半導体領域の上のゲート誘電体層、及びゲート誘電体層の上のゲートを備えるＦＥＴを含む。ゲート誘電体層は、半導体領域の直接の上でありゲートの下に、窒素リッチシリコン窒化物の層を含む。
【図面の簡単な説明】
【0004】
【図1】例示の半導体デバイスの断面である。
【0005】
【図2A】形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【図2B】形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【図2C】形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【図2D】形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【図2E】形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【0006】
【図3】ＦＥＴを含む半導体デバイスを形成するための例示の方法のフローチャートである。
【0007】
【図4A】Ｎリッチ層のための形成の別の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【図4B】Ｎリッチ層のための形成の別の例示の方法の段階を示す、図１の半導体デバイスの断面図である。
【発明を実施するための形態】
【0008】
図面は一定の縮尺で描いてはいない。例示の実施例は、一つ又は複数の特定の細部なしに又は他の方法を用いて実施され得る。本記載において、幾つかの行為は、異なる順序で、及び／又は他の行為又は事象と同時に成されてもよい。また、本記載に従った手法を実装するために全ての図示した行為又は事象が必要とされるわけではない。
【0009】
半導体デバイスは、半導体デバイスの半導体領域におけるチャネルのための領域の上のゲート誘電体層、及びゲート誘電体層の上のゲートを備えるＦＥＴを含む。チャネルは、ゲートの下の半導体領域における反転層にある。ＦＥＴがエンハンスメントモードデバイスである場合、チャネルは、概して半導体デバイスが電力供給されておらず動作されていないとき存在しない。ＦＥＴが、デプリーションモードデバイスである場合、チャネルは、概して、半導体デバイスが電力供給されておらず動作されていないとき存在する。本記載の信頼性を向上させる目的で、チャネルのための領域は、後述では、半導体デバイスが電力供給されておらず動作されていない場合でも、チャネルと称され得る。チャネルは、半導体デバイスが動作されているときのみ説明される、特定の半導体デバイスに対して存在し得る。
【0010】
チャネルは、ガリウム窒化物、又はガリウム窒化物及びアルミニウム窒化物の合金半導体材料など、ＩＩＩ−Ｖ族半導体材料において成長され得る。ゲート誘電体層は、チャネルの直接の上であり、ゲートの下に置かれる、窒素リッチシリコン窒化物の層を含む。また、ゲート誘電体層は、窒素リッチシリコン窒化物の層の上のシリコンリッチシリコン窒化物の層、及びゲートの下に置かれるゲート誘電体層を含み得る。
【0011】
図１は、例示の半導体デバイス１００の断面である。半導体デバイス１００は、半導体領域１０４を有する基板１０２に依存する。半導体デバイス１００はＦＥＴ１０６を含む。半導体領域１０４は、ガリウム窒化物、又はガリウム窒化物及びアルミニウム窒化物の合金半導体材料など、ＩＩＩ−Ｖ族半導体材料を含み得る。他のＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体、又は場合によってはＩＶ族半導体など、その他の半導体材料もこの例の範囲内にある。半導体領域１０４がＩＩＩ−Ｖ族半導体材料を含むこの例のバージョンにおいて、ＩＩＩ−Ｖ族材料の一つ又は複数のサブ層を含む任意選択のストレッサー層１０８が半導体領域１０４の上に形成され得る。ストレッサー層１０８は、半導体領域１０４において圧電性応力を誘導するため、及び場合によっては、半導体領域１０４における二次元電子ガスとゲート１１２との間の隔離を提供するためなど、他の目的のためにするために用いられ得る。存在する場合、任意選択のストレッサー層１０８は基板１０２の一部であり得る。同様に、存在する場合、基板１０２上の任意の自然酸化物層が、基板１０２上に成長され得る。
【0012】
ＦＥＴ１０６は、デプリーションモードデバイス又はエンハンスメントモードデバイスであり得る。ＦＥＴ１０６は、基板１０２の上に配置されるゲート誘電体層１１０を含む。ゲート１１２は、ゲート誘電体層１１０の上に配置される。チャネル１１４が、ゲート誘電体層１１０の下の半導体領域１０４に位置する。隔離誘電体層１１６は、チャネル１１４の外の基板１０２の上に配置され得、隔離誘電体層１１６の横方向境界が、チャネル１１４のための横方向エリアを画定し得る。ゲート誘電体層１１０及びゲート１１２は、隔離誘電体層１１６の直接の上に中途まで、図１に示されるように、チャネル１１４に近接するフィールドプレートとして機能するように、更にソース側のよりドレイン側の上に、延在し得る。相互接続誘電体層１１８が、ソース及びドレインコンタクトなど、半導体デバイス１００のゲート１１２を他の相互接続から隔離するため、ゲート１１２の上に配置され得る。
【0013】
この例では、ゲート誘電体層１１０は、本願においてこれ以降で、チャネル１１４の上のエリアにおける基板１０２の直接の上に配置されるＮリッチ層１２０と称される、シリコン窒化物１２０の窒素リッチ層を含む。シリコン窒化物層のシリコン対窒素原子の比は、屈折率により特徴付けられ得る。屈折率は、６３０ナノメートル〜６３５ナノメートルの波長で測定され得る。化学量論のシリコン窒化物は、１パーセント未満のマージン内で、約０．７５の例示のシリコン対窒素原子比を有し得る。Ｎリッチ層１２０は、化学量論のシリコン窒化物材料の屈折率より０．０１５〜０．０３０小さい屈折率を有し得る。このようなＮリッチ層１２０は電荷蓄積を低減するために有効であるように示されている。Ｎリッチ層１２０は、５ナノメートル〜２０ナノメートルの厚みであり得、これが電荷蓄積を低減するために有効な厚みであるように示されている。原子分率で表されるＮリッチ層１２０の水素含有量は１０パーセント未満であり得、これは有利なことに電荷蓄積を更に低減し得る。
【0014】
ゲート誘電体層１１０は更に、Ｎリッチ層１２０の上に配置され、これ以降ではＳｉリッチ層１２２と称する、シリコン窒化物１２２の任意選択のシリコンリッチ層を含み得る。Ｓｉリッチ層１２２は、化学量論のシリコン窒化物材料の屈折率より０．０２５〜０．０４０大きい屈折率を有し得る。Ｓｉリッチ層１２２は、５ナノメートル〜２０ナノメートルの厚みであり得、これが、Ｎリッチ層１２０の上に配置されるとき電荷蓄積を更に低減するために有効な厚みであるように示されている。また、Ｓｉリッチ層１２２の水素含有量は、１０パーセント未満であり得る。
【0015】
ゲート誘電体層１１０は更に、ＦＥＴ１０６のための所望の閾値電位を提供するため、Ｎリッチ層１２０の上、及び存在する場合はＳｉリッチ層１２２の上に配置される、任意選択の閾値調節誘電体層１２４を含み得る。閾値調節誘電体層１２４は、化学量論のシリコン窒化物、又は二酸化シリコン、又はその他の誘電性材料を含み得る。
【0016】
ＦＥＴ１０６は、チャネル１１４の相対する端部に配置される、ソース及びドレイン領域（図１には図示せず）を含む。半導体デバイス１００は、ゲート１１２とソース及びドレイン領域への電気的接続を提供するため、相互接続誘電体層１１８を介する金属コンタクト及び金属ラインなどの相互接続を含む。
【0017】
図２Ａ〜図２Ｅは、形成の例示の方法の段階を示す、図１の半導体デバイスの断面図である。図２Ａを参照すると、隔離誘電体層１１６は、ゲート誘電体層１１０を形成する前に基板１０２の上に形成される。例えば、隔離誘電体層１１６は、基板１０２の上に二酸化シリコンの層を形成し、その後、図１のチャネル１１４のためのエリアにおける二酸化シリコンの層を露出させるために二酸化シリコンの層の上に隔離マスクを形成することにより形成され得る。二酸化シリコンの層は、隔離マスクにより露出されたエリアにおいてエッチングされ、隔離マスクは、その後取り除かれる。
【0018】
半導体デバイス１００は、場合によっては複数の同様の基板を用いて、第１の低圧化学気相成長（ＬＰＣＶＤ）チャンバ１２６に置かれる。半導体デバイス１００は、６００℃〜７４０℃の温度まで加熱される。ジクロロシランが、第１のジクロロシラン（ＤＣＳ）フローコントローラ１２８を用いて、１０毎分標準立方センチメートル（ｓｃｃｍ）〜８０ｓｅｅｍの流量で第１のＬＰＣＶＤチャンバ１２６内に流される。アンモニアが、第１のアンモニア（ＮＨ３）フローコントローラ１３０を用いて、ジクロロシランの流量の６〜１２倍の流量で第１のＬＰＣＶＤチャンバ１２６内に流される。第１のＬＰＣＶＤチャンバ１２６における圧力は、１００ミリトール〜５００ミリトールで維持される。２００ミリメートルの基板に適用されるこの例で説明されるジクロロシラン及びアンモニアの流量は、６０ウェハ〜１５０ウェハのバッチにおいて流される。流量は、他のサイズの基板及びバッチ負荷に対して変えられ得るが、ジクロロシラン及びアンモニア流量の比は維持される。ジクロロシラン及びアンモニアは、Ｎリッチ層１２０を形成するため半導体デバイス１００に対して反応する。ジクロロシラン及びアンモニアのフローは、Ｎリッチ層１２０の所望の厚みを得るために所定の時間の間継続し得、その後、このフローは中断される。代替として、Ｎリッチ層１２０の厚みが、フローを中断する適切な時間を判定するために監視され得る。Ｎリッチ層１２０の形成のためのプロセス制御の他の方法も、この例の範囲内にある。この例の一つのバージョンにおいて、Ｎリッチ層１２０は、Ｎリッチ層１２０の頂部表面の酸化を防止するために、実質的に、酸素又は亜酸化窒素などの酸化反応物がない低圧雰囲気に維持され得る。
【0019】
図２Ｂを参照すると、半導体デバイス１００は、図２Ａの第１のＬＰＣＶＤチャンバ１２６であり得る第２のＬＰＣＶＤチャンバ１３２に置かれる。半導体デバイス１００は、７８０℃〜９００℃の温度まで加熱される。ジクロロシランが、図２Ａの第１のＤＣＳフローコントローラ１２８であり得る第２のＤＣＳフローコントローラ１３４を用いて、４０ｓｅｅｍ〜１００ｓｅｅｍの流量で第２のＬＰＣＶＤチャンバ１３２内に流される。アンモニアが、図２Ａの第１のＮＨ３コントローラ１３０であり得る第２のＮＨ３フローコントローラ１３６を用いて、ジクロロシランの流量の３〜６倍の流量で第２のＬＰＣＶＤチャンバ１３２内に流される。第２のＬＰＣＶＤチャンバ１３２の圧力が、１００ミリトール〜５００ミリトールで維持される。ジクロロシラン及びアンモニアは、Ｎリッチ層１２０を形成するためＳｉリッチ層１２２に対して反応する。ジクロロシラン及びアンモニアのフローが、図２Ａを参照して説明されるように、所定の時間の間継続され得、又は終了され（endpointed）得る。この例の一つのバージョンにおいて、Ｓｉリッチ層１２２は、実質的にいかなる酸化反応物もない低圧雰囲気に維持され得る。Ｎリッチ層１２０及びＳｉリッチ層１２２を形成するために同じＬＰＣＶＤチャンバ１３２を用いることは、有利なことに、半導体デバイス１００を形成のためのプロセス複雑度を低減し得る。
【0020】
図２Ｃを参照すると、半導体デバイス１００は、図２Ａの第１のＬＰＣＶＤチャンバ１２６及び／又は図２Ｂの第２のＬＰＣＶＤチャンバ１３２であり得る第３のＬＰＣＶＤチャンバ１３８に置かれる。半導体デバイス１００は、７４０℃〜７８０℃の温度まで加熱される。ジクロロシランが、第３のＤＣＳフローコントローラ１４０を用いて、３０ｓｅｅｍ〜１２０ｓｅｅｍの流量で第３のＬＰＣＶＤチャンバ１３８内に流され、第３のＤＣＳフローコントローラ１４０は、図２Ａの第１のＤＣＳフローコントローラ１２８及び／又は図２Ｂの第２のＤＣＳフローコントローラ１３４であり得る。アンモニアが、ジクロロシランの流量の８〜１２倍の流量で、図２Ａの第１のＮＨ３コントローラ１３０及び／又は図２Ｂの第２のH３フローコントローラ１３６であり得る第３のＮＨ３フローコントローラ１４２を用いて、第３のＬＰＣＶＤチャンバ１３８内に流される。第３のＬＰＣＶＤチャンバ１３８の圧力が、１００ミリトール〜５００ミリトールで維持される。ジクロロシラン及びアンモニアは、化学量論のシリコン窒化物層１２４を形成するためＳｉリッチ層１２２に対して反応する。ジクロロシラン及びアンモニアのフローが、図２Ａを参照して説明されるように、所定の時間の間継続され得、又は終了され（endpointed）得る。化学量論のシリコン窒化物層１２４及びＮリッチ層１２０及びＳｉリッチ層１２２を形成するために同じＬＰＣＶＤチャンバ１３８を用いることは、有利なことに、半導体デバイス１００を形成するためのプロセス複雑度を更に低減し得る。
【0021】
図２Ｄを参照すると、ゲート材料１４４の層が、ゲート誘電体層１１０の上に形成される。ゲート材料１４４の層は、接着、所望の仕事関数、及び所望のシート抵抗を提供するためなど、異なる金属のサブ層を含み得る。例えば、ゲート材料１４４の層は、チタン、チタン窒化物、及びアルミニウムを含み得る。また、例えば、ゲート材料１４４の層は、スパッタプロセス、蒸着プロセス、及び／又は原子層堆積（ＡＬＤ）プロセスにより形成され得る。
【0022】
ゲートマスク１４６が、図１のゲート１１２のためのエリアを覆うゲート材料１４４の層の上に形成される。ゲートマスク１４６は、図１を参照して説明するフィールドプレート機能性を提供するために、図２Ｄに示されるように、隔離誘電体層１１６の上に中途まで延在し得る。ゲートマスク１４６は、フォトリソグラフィプロセスによって形成されるフォトレジストを含み得、有機底部反射防止コーティング（ＢＡＲＣ）などの反反射材料を含み得る。
【0023】
図２Ｅを参照すると、ゲート１１２を形成するためゲートマスク１４６の下のゲート材料を残して、ゲートマスク１４６により露出された、図２Ｄのゲート材料１４４のゲート材料の層が取り除かれる。ゲート材料は、ウェットエッチングプロセスによりゲート材料１４４の層から取り除かれ得、図２Ｅに示されるようなゲート１１２上の傾斜した側部を生成する。ウェットエッチングプロセスが、ゲート誘電体層１１０に対する所望のエッチング選択性を有し得る。代替として、ゲート材料は、反応性イオンエッチ（ＲＩＥ）プロセスなどのプラズマエッチングプロセスにより取り除かれ得る。その後、ゲートマスク１４６が、アッシャープロセスなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
【0024】
図３は、ＦＥＴを含む半導体デバイスを形成するための例示の方法のフローチャートである。オペレーション３００が半導体基板を提供する。半導体基板は、同様の半導体デバイスのための複数のエリアを備えるウェハであり得る。半導体基板は、ＦＥＴのための所望のチャネル領域を提供するため幾つかのエピタキシャル層を含み得る。
【0025】
オペレーション３０２が、後述では、半導体基板上のゲート誘電体層のＮリッチ層である、窒素リッチシリコン窒化物層を形成する。Ｎリッチ層は、化学量論のシリコン窒化物層より低い温度で形成され得る。窒素含有反応物の流量対シリコン含有反応物の流量の比は、化学量論のシリコン窒化物層の場合より高くし得る。
【0026】
任意選択のオペレーション３０４が、後述では、Ｎリッチ層上のゲート誘電体層のＳｉリッチ層である、シリコンリッチシリコン窒化物層を形成する。Ｓｉリッチ層は、化学量論のシリコン窒化物層を形成するための温度に類似する温度で形成され得る。窒素含有反応物の流量のシリコン含有反応物の流量に対する比は、化学量論のシリコン窒化物層の場合より低くし得る。
【0027】
任意選択のオペレーション３０６は、存在する場合はＳｉリッチ層上に、Ｎリッチ層の上のゲート誘電体層の化学量論のシリコン窒化物の層を形成するためである。化学量論のシリコン窒化物層は、Ｎリッチ層を形成するために用いられるものと同じ窒素含有反応物及びシリコン含有反応物を用いて形成され得る。
【0028】
オペレーション３０８は、ゲート誘電体層の上にゲートを形成するためである。ゲートは、フィールドプレート機能性を提供するためチャネル領域を超えて延在し得る。
【0029】
図４Ａ及び図４Ｂは、Ｎリッチ層の形成のための別の例示の方法の段階を示す、図１の半導体デバイスの断面図である。図４Ａを参照すると、半導体デバイス１００は、場合によって複数の同様の基板を用いて、ＡＬＤチャンバ１４８に置かれる。半導体デバイス１００は、約３７５℃の温度まで加熱される。テトラクロロシランが、約１７０ミリトールの圧力を提供するため、ＡＬＤテトラクロロシランフローコントローラ１５０を用いて、第１のＬＰＣＶＤチャンバ内に流される。テトラクロロシラン分子は、シリコン含有反応物の吸収された層を形成するため、半導体デバイス１００上で吸収される。テトラクロロシランのフローは、シリコン含有反応物の吸収された層が形成された後、中断される。
【0030】
図４Ｂを参照すると、半導体デバイス１００は、ＡＬＤチャンバ１４８において約５５０℃の温度まで加熱される。ＡＬＤチャンバ１４８は、異なる温度に保たれる２つの個別の堆積領域を包含し得る。アンモニアが、約３００ミリトールのＡＬＤチャンバ１４８の圧力を提供するため、ＡＬＤアンモニアフローコントローラ１５２を用いて、ＡＬＤチャンバ１４８内に流される。アンモニア分子は、半導体デバイス１００上で吸収し、Ｎリッチ層１２０の一部を形成するためシリコン含有反応物の吸収された層と反応する。
【0031】
フルＮリッチ層１２０を形成するため、図４Ａ及び図４Ｂを参照して説明したオペレーションが反復される。Ｎリッチ層１２０の所望の厚みに応じて、図４Ａ及び図４Ｂを参照して説明したオペレーションが、例えば３０回〜１２０回、反復され得る。フルＮリッチ層１２０の形成後、例えば図２Ｂ〜図２Ｅを参照して説明されるように、半導体デバイス１００の形成が進行し得る。
【0032】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3】
【図4A】
【図4B】
【国際調査報告】

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