特表2019-526932IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2019-526932(P2019-526932A)
(43)【公表日】2019年9月19日
(54)【発明の名称】高電圧隔離のためのデュアルディープトレンチ
(51)【国際特許分類】
   H01L 21/76 20060101AFI20190823BHJP
   H01L 29/06 20060101ALI20190823BHJP
【ＦＩ】
   H01L21/76 L
   H01L29/06 301M
   H01L29/06 301R
【審査請求】未請求
【予備審査請求】未請求
【全頁数】21
(21)【出願番号】特願2019-509513(P2019-509513)
(86)(22)【出願日】2017年8月16日
(85)【翻訳文提出日】2019年4月16日
(86)【国際出願番号】US2017047151
(87)【国際公開番号】WO2018035229
(87)【国際公開日】20180222
(31)【優先権主張番号】15/238,198
(32)【優先日】2016年8月16日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】サミール ペンハルカル
(72)【発明者】
【氏名】ビンホワ フー
(72)【発明者】
【氏名】アレクセイ サドブニコフ
(72)【発明者】
【氏名】グル マトゥール
【テーマコード（参考）】
5F032
【Ｆターム（参考）】
5F032AA35
5F032AA45
5F032AA48
5F032AA64
5F032AA66
5F032AA69
5F032AA77
5F032AB02
5F032BA02
5F032BA03
5F032BB01
5F032CA01
5F032CA03
5F032CA24
5F032DA02
5F032DA04
5F032DA23
5F032DA25
5F032DA30
5F032DA33
5F032DA44
5F032DA53
5F032DA77
(57)【要約】
説明される例において、半導体デバイス（１００Ａ）が、低電圧トランジスタを高電圧動作から保護するために隔離方式を採用する。半導体デバイス（１００Ａ）は、基板（１０２）、埋め込み層（１０６）、トランジスタウェル領域（１０１）、第１のトレンチ（１１４）、及び第２のトレンチ（１７４）を含む。基板は、頂部表面（１０２ａ）及び底部表面を有する。埋め込み層（１０６）は基板内に位置し、トランジスタウェル領域（１０１）は埋め込み層（１０６）より上に位置する。第１のトレンチ（１１４）は、埋め込み層（１０６）を貫通するように頂部表面から延在し、第１のトレンチ深さ（ＴＤ１）を有する。第２のトレンチ（１７４）は、埋め込み層（１０６）を貫通するように頂部表面から延在し、第１のトレンチ（１１４）とトランジスタウェル領域（１０１）との間に置かれ、第１のトレンチ深さ（ＴＤ１）より浅い第２のトレンチ深さ（ＴＤ２）を有する。
【特許請求の範囲】
【請求項1】
集積回路であって、
頂部表面と底部表面とを有する基板、
前記基板内に位置する埋め込み層、
前記埋め込み層より上に位置するトランジスタウェル領域、
前記埋め込み層を貫通するように前記頂部表面から延在する第１のトレンチであって、第１のトレンチ深さを有する、前記第１のトレンチ、及び、
前記埋め込み層を貫通するように前記頂部表面から延在する第２のトレンチであって、前記第１のトレンチと前記トランジスタウェル領域との間に置かれ、前記第１のトレンチ深さより浅い第２のトレンチ深さを有する、前記第２のトレンチ、
を含む、集積回路。
【請求項2】
請求項１に記載の集積回路であって、
前記第１のトレンチが第１の導体を含み、前記第１の導体が、前記埋め込み層から絶縁され、前記第１のトレンチの底部辺りで前記基板とオーミック接触し、
前記第２のトレンチが、前記埋め込み層及び前記基板から絶縁される第２の導体を含む、
集積回路。
【請求項3】
請求項１に記載の集積回路であって、前記第２のトレンチが、導体、及び、前記導体を浮遊状態に絶縁する誘電体ライナーを含む、集積回路。
【請求項4】
請求項１に記載の集積回路であって、前記第２のトレンチが、前記埋め込み層と前記基板との間の接合の降伏電圧に関連するバイアス電圧を受け取るように構成される導体を含む、集積回路。
【請求項5】
請求項１に記載の集積回路であって、前記第２のトレンチが、前記埋め込み層と前記基板との間の接合の電界密度閾値に関連するバイアス電圧を受け取るように構成される導体を含む、集積回路。
【請求項6】
請求項１に記載の集積回路であって、前記第１のトレンチが、前記埋め込み層と前記基板との間の接合の降伏電圧に関連する距離、前記第２のトレンチから離間される、集積回路。
【請求項7】
請求項１に記載の集積回路であって、前記第１のトレンチが、埋め込み層と前記基板との間の接合の電界密度閾値に関連する距離、前記第２のトレンチから離間される、集積回路。
【請求項8】
請求項１に記載の集積回路であって、前記第１のトレンチが、１μｍより大きい距離、前記第２のトレンチから離間される、集積回路。
【請求項9】
請求項１に記載の集積回路であって、前記第１のトレンチが、前記頂部表面において画定される第１の開口を有し、前記第２のトレンチが、前記頂部表面において画定される、前記第１の開口より小さい第２の開口を有する、集積回路。
【請求項10】
請求項１に記載の集積回路であって、さらに、
前記トランジスタウェル領域の外につくられる高電圧回路、及び、
前記トランジスタウェル領域内につくられ、前記第１のトレンチ及び前記第２のトレンチによって前記高電圧回路から遮蔽される低電圧回路、
を含む、集積回路。
【請求項11】
集積回路であって、
第１の導電型と、頂部表面と、底部表面とを有する基板、
前記第１の導電型とは反対の第２の導電型を有し、前記基板に位置する埋め込み層、
前記埋め込み層より上に位置するトランジスタウェル領域、
前記埋め込み層を貫通するように前記頂部表面から延在する第１のトレンチであって、前記第１のトレンチが、第１のトレンチ深さと第１の導体とを有し、前記第１の導体が、前記埋め込み層から絶縁され、前記第１のトレンチの底部辺りで前記基板とオーミック接触する、前記第１のトレンチ、及び
前記埋め込み層を貫通するように前記頂部表面から延在する第２のトレンチであって、前記第２のトレンチが、前記第１のトレンチと前記トランジスタウェル領域との間に置かれ、前記第１のトレンチ深さより浅い第２のトレンチ深さと第２の導体とを有し、前記第２の導体が、前記埋め込み層及び前記基板から絶縁される、前記第２のトレンチ、
を含む、集積回路。
【請求項12】
請求項１１に記載の集積回路であって、前記第２の導体が浮遊状態に絶縁される、集積回路。
【請求項13】
請求項１１に記載の集積回路であって、前記第２の導体が、前記埋め込み層と前記基板との間の接合の降伏電圧に関連するバイアス電圧を受け取るように構成される、集積回路。
【請求項14】
請求項１１に記載の集積回路であって、前記第２の導体が、前記埋め込み層と前記基板との間の接合の電界密度閾値に関連するバイアス電圧を受け取るように構成される、集積回路。
【請求項15】
請求項１１に記載の集積回路であって、前記第１のトレンチが、前記埋め込み層と前記基板との間の接合の降伏電圧に関連する距離、前記第２のトレンチから離間される、集積回路。
【請求項16】
請求項１１に記載の集積回路であって、前記第１のトレンチが、埋め込み層と前記基板との間の接合の電界密度閾値に関連する距離、前記第２のトレンチから離間される、集積回路。
【請求項17】
方法であって、
基板内に埋め込み層を形成すること、
前記埋め込み層より上にトランジスタウェル領域を形成すること、
前記埋め込み層を貫通するように前記基板の頂部表面から延在する第１のトレンチを形成することであって、前記第１のトレンチが第１のトレンチ深さを有する、前記第１のトレンチを形成すること、及び、
前記埋め込み層を貫通するように前記基板の前記頂部表面から延在する第２のトレンチを形成することであって、前記第２のトレンチが、前記第１のトレンチと前記トランジスタウェル領域との間に置かれ、前記第１のトレンチ深さより浅い第２のトレンチ深さを有する、前記第２のトレンチを形成すること、
を含む、方法。
【請求項18】
請求項１７に記載の方法であって、さらに、
前記第１のトレンチ内に第１の導体を形成することであって、前記第１の導体が、前記埋め込み層から絶縁され、前記第１のトレンチの底部辺りで前記基板とオーミック接触する、前記第１の導体を形成すること、及び
前記第２のトレンチ内に第２の導体を形成することであって、第２の導体が、前記埋め込み層及び前記基板から絶縁される、前記第２の導体を形成すること、
を含む、方法。
【請求項19】
請求項１７に記載の方法であって、さらに、
前記第２のトレンチ内に導体を形成すること、及び、
前記導体を浮遊状態に絶縁すること、
を含む、方法。
【請求項20】
請求項１７に記載の方法であって、さらに、
前記第２のトレンチ内に導体を形成すること、及び、
前記埋め込み層と前記基板との間の接合の降伏電圧に関連するバイアス電圧を受けるための、前記導体とのコンタクトを形成すること、
を含む、方法。
【請求項21】
請求項１７に記載の方法であって、前記第１のトレンチが、前記埋め込み層と前記基板との間の接合の降伏電圧に関連する距離、前記第２のトレンチから離間される、方法。
【請求項22】
請求項１７に記載の方法であって、前記第１のトレンチが、前記埋め込み層と前記基板との間の接合の電界密度閾値に関連する距離、前記第２のトレンチから離間される、方法。
【請求項23】
請求項１７に記載の方法であって、前記第１のトレンチが、１．５μｍより大きい距離、前記第２のトレンチから離間される、方法。
【請求項24】
請求項１７に記載の方法であって、
前記第１のトレンチを前記形成することが、
前記基板の前記頂部表面において第１の開口を画定すること、及び、
前記第１の開口を介して所定の時間期間の間、前記基板の頂部層と、前記埋め込み層と、前記基板の底部層とをエッチングすること、
を含み、
前記第２のトレンチを前記形成することが、
前記基板の前記頂部表面において、前記第１の開口より小さい第２の開口を画定すること、及び、
前記第２の開口を介して前記所定の時間期間の間、前記基板の前記頂部層と、前記埋め込み層と、前記基板の前記底部層とをエッチングすること、
を含む、
方法。
【請求項25】
請求項１７に記載の集積回路であって、さらに、
前記トランジスタウェル領域の外に高電圧回路を形成すること、及び、
前記トランジスタウェル領域内に、前記第１のトレンチ及び前記第２のトレンチによって前記高電圧回路から遮蔽される低電圧回路を形成すること、
を含む、方法。

【発明の詳細な説明】
【背景技術】
【0001】
高電圧能力を備える集積回路には、自動車において用いるための電源管理システムを含め、広汎な産業用応用例がある。これらの集積回路には、高電圧範囲（例えば、８０Ｖ〜１２０Ｖ）で動作する高電圧トランジスタ、及び、より一層低い電圧範囲（例えば、１Ｖ〜５Ｖ）で動作する低電圧トランジスタが含まれる。低電圧トランジスタを高電圧動作から保護するために、集積回路が、一つ又は複数の隔離方式を採用する場合がある。例えば、方式の一つは、高電圧トランジスタを低電圧トランジスタから隔離するために、バルク基板（例えば、Ｐ型基板）の頂部上に埋め込み層（例えば、Ｎ型埋め込み層）を形成することを含む。埋め込み層は、通常、高電圧トランジスタの動作範囲に対応する高電圧でバイアスされ、一方、バルク基板は、通常、接地供給電圧でバイアスされる。場合によっては、高バイアス電圧と接地供給電圧との差が、埋め込み層とバルク基板との間のＰＮ接合の降伏電圧閾値を超えることがあり、それにより、漏れが生じ、集積回路の性能及び信頼性に影響する。
【発明の概要】
【0002】
低電圧動作と共に高電圧動作を扱い得る半導体デバイスの製造に関するシステム及び技法について説明される例において、半導体デバイスは、スタンドアローンのディスクリート構成要素であり得、又は、集積回路の一部として組み込まれ得る。半導体デバイスは、低電圧トランジスタを高電圧動作から保護するために或る隔離方式を採用する。説明される隔離方式によって、高電圧トランジスタが高電圧範囲で動作し得、半導体デバイスの埋め込み層とバルク基板との間の電圧ストレスが低減し得る。有利にも、説明される隔離方式は、半導体デバイスの接合降伏を減少させるために低コストで高性能な解決策を提供する。
【0003】
一例において、集積回路が、基板、埋め込み層、トランジスタウェル領域、第１のトレンチ、及び第２のトレンチを含む。基板は、頂部表面及び底部表面を有する。埋め込み層は、基板内に位置し、トランジスタウェル領域は、埋め込み層より上に位置する。第１のトレンチは、埋め込み層を貫通するように頂部表面から延在し、第１のトレンチは第１のトレンチ深さを有する。第２のトレンチは、埋め込み層を貫通するように頂部表面から延在する。第２のトレンチは、第１のトレンチとトランジスタウェル領域との間に置かれる。第２のトレンチは、第１のトレンチ深さより浅い第２のトレンチ深さを有する。
【0004】
より具体的には、基板は第１の導電型を有し、埋め込み層は、第１の導電型とは反対の第２の導電型を有する。第１のトレンチは第１の導体を含み得、第１の導体は、埋め込み層から絶縁され、第１のトレンチの底部辺りで基板とオーミック接触し、一方、第２のトレンチは、埋め込み層及び基板から絶縁される第２の導体を含み得る。
【0005】
半導体デバイスを製造する方法において、この方法は、基板内に埋め込み層を形成することを含む。また、この方法は、埋め込み層より上にトランジスタウェル領域を形成することを含む。さらに、この方法は、埋め込み層を貫通するように基板の頂部表面から延在する第１のトレンチを形成すること、及び、埋め込み層を貫通するように基板の頂部表面から延在する第２のトレンチを形成することを含む。より具体的には、第２のトレンチは、第１のトレンチとトランジスタウェル領域との間に置かれ、第２のトレンチは、第１のトレンチの深さより浅いトレンチ深さを有する。
【図面の簡単な説明】
【0006】
【図1A】例示の実施形態の或る態様に従った半導体デバイスの上面図を示す。
【0007】
【図1B】例示の実施形態の或る態様に従った半導体デバイスの断面図を示す。
【0008】
【図1C】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの上面図を示す。
【0009】
【図1D】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示す。
【0010】
【図2A】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2B】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2C】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2D】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2E】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2F】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2G】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【発明を実施するための形態】
【0011】
種々の図面における同様の参照記号は同様の要素を示す。図面は一定の縮尺で描かれていない。
【0012】
図１Ａは、半導体デバイス１００の上面図を示し、図１Ｂは、その垂直構造を図示するため、半導体デバイス１００の断面図を示す。半導体デバイス１００は基板１０２を含み、基板１０２は下側半導体層１０４及び上側半導体層１０８にさらに分割され得る。下側半導体層１０４は基板１０２の底部表面１０２ｂを形成し、上側半導体層１０８は基板１０２の頂部表面１０２ａを形成する。例えば、下側半導体層１０４は、バルクシリコン基板（例えば、１０２）、バルクシリコンウェハ上のエピタキシャル層、又は、絶縁体上シリコン（ＳＯＩ）ウェハの一部であり得る。上側半導体層１０８は、下側半導体層１０２より上に、又は、バルクシリコン基板（例えば、１０２）の拡張部として形成されるエピタキシャル層であり得る。通常、下側及び上側半導体層１０４及び１０８は、同じ導電型（例えば、Ｐ型）を有する。
【0013】
半導体デバイス１００は、基板１０２内に位置する埋め込み層１０６を含む。埋め込み層１０６は、下側半導体層１０４をドープすることによってつくられ得る。代替として、埋め込み層１０６は、下側半導体層１０４の頂部上でのインサイチュドープを用いてエピタキシャル層を成長させることによって形成され得る。埋め込み層１０６は、下側半導体層１０４と上側半導体層１０８との間に置かれ、埋め込み層１０６は、これらの二つの層１０４及び１０８とは反対の導電型を有する。従って、埋め込み層１０６は、下側半導体層１０４との第１のＰＮ接合１０５、及び上側半導体層１０８との第２のＰＮ接合１０７を形成する。埋め込み層１０６は、少なくとも１×１０１８ｃｍ−３の平均ドーピング密度を有し得、一般的には、下側半導体層１０４とは反対の導電型を有する。埋め込み層１０６の頂部境界１１２が、基板１０２の頂部表面１０２ａより少なくとも２ミクロン下にあり、基板１０２の頂部表面１０２ａより５ミクロンから１０ミクロン下に延在し得る。埋め込み層１０６は、図１に示すように半導体デバイス１００を横方向に横断して延在し得、或いは代替として、埋め込み層は、基板１０２と同一平面上である有限の横方向領域内につくられ得又は形成され得る。
【0014】
半導体デバイス１００は、上側半導体層１０８内であり、埋め込み層１０６より上に位置する、トランジスタウェル領域１０１を含む。トランジスタウェル領域１０１は、一つ又は複数の能動回路を形成するためのトランジスタを含む。トランジスタウェル領域１０１が低電圧回路（例えば、１０Ｖ以下で動作する回路）を含む場合、トランジスタウェル領域１０１は、トランジスタウェル領域１０１の外に形成される高電圧回路（例えば、５０Ｖ以上で動作する回路）から隔離及び保護される。代替として、トランジスタウェル領域１０１が高電圧回路を含む場合、トランジスタウェル領域１０１は、トランジスタウェル領域１０１の外に形成される低電圧回路を保護するために隔離される。
【0015】
高電圧回路を低電圧回路から隔離するため、半導体デバイス１００は、トランジスタウェル領域１０１を横方向に囲むように、及び、埋め込み層１０６を交差するように配置される、一つ又は複数のディープトレンチ構造１１４を含む。より具体的には、ディープトレンチ構造１１４は、埋め込み層１０６を貫通し、それにより、下側半導体層１０４に達するように、頂部表面１０２ａから延在する。ディープトレンチ構造１１４は、６μｍ未満のトレンチ幅１２０を有し得る。一例の実装において、トレンチ幅１２０は、１ミクロンから４ミクロンまでわたり得る。ディープトレンチ構造１１４は、内部側壁に沿って配置される誘電体ライナー１１６を含む。誘電体ライナー１１６は熱酸化シリコンを含み得る。ディープトレンチ構造１１４は、基板１０２の下側半導体層１０４にアクセスするための底部開口を画定する。アクセスポイントは、下側半導体層１０４と同じ導電型のドーパントでドープされて、ドープされた領域１１７を形成する。一実装において、ドープされた領域１１７は、下側半導体層１０４より高いドーピング濃度を有し得る。
【0016】
ディープトレンチ構造１１４は、誘電体ライナー１１６上に配置されるトレンチ充填材料１１８を含む。トレンチ充填材料１１８は導電性であり、上側半導体層１０８及び埋め込み層１０６から絶縁される。一例の実装において、トレンチ充填材料１１８は、ポリシリコンと一般的に呼ばれる多結晶シリコンを含む。トレンチ充填材料（すなわち、トレンチ導体）１１８は、底部開口及びドープされた領域１１７を介して、基板１０２の下側半導体層１０４とのオーミック接触を確立する。このオーミック接触を介して、トレンチ導体１１８は、基板１０２の下側半導体層１０４をバイアスするために用いられ得る。一例の実装において、トレンチ導体１１８は、基板１０２の下側半導体層１０４をバイアスするために接地供給電圧ＶＧＮＤを受け取るように構成され得る。
【0017】
高電圧回路の動作電圧範囲に対応する電圧ＶＢＩＡＳでバイアスされるとき、埋め込み層１０６は隔離構造としても用いられ得る。例えば、高電圧回路の動作電圧範囲が８０Ｖ〜１００Ｖの間である場合、埋め込み層１０６のバイアス電圧ＶＢＩＡＳは１００Ｖ〜１７０Ｖの範囲であり得る。埋め込み層１０６をバイアスするために、半導体デバイス１００は、頂部表面１０２ａから延在して埋め込み層１０６に達する、垂直のドープされた構造（シンカーとも呼ばれる）１２２を含む。シンカー１２２は、埋め込み層１０６に電気接続を提供するように、埋め込み層１０６と同じ導電型のドーパントでドープされる。一例の実装において、シンカー１２２はＮ型材料でドープされ、埋め込み層１０６もＮドープされる。
【0018】
自己整合の目的で、シンカー１２２は、ディープトレンチ構造１１４と並行に形成され得る。シンカー１２２は、厚さ１２４を有するようにディープトレンチ構造１１４から横方向に延在し、シンカー１２２は、頂部表面１０２ａと埋め込み層１０６との間に導電経路を提供するために、ディープトレンチ構造１１４と同一の広がりを有する。一実装において、シンカーの厚さ１２４は２．５ミクロン未満であり、これにより、自己整合シンカーを有さない半導体デバイスと比較して、半導体デバイス１００のサイズを有利に縮小され得る。
【0019】
図１Ａに示すように、トレンチ構造１１４及びシンカー１２２は、トランジスタウェル領域１０１を取り囲む連続したリングを形成する。代替の実装において、トレンチ構造１１４及びシンカー１２２は、トランジスタウェル領域１０１を隔離するための連続したリングに近接するように、非接続で個別のセグメントとして配置され得る。
【0020】
動作の間、上側半導体層１０８は、比較的高電圧を受ける可能性があり、この場合、トランジスタウェル領域１０１は、一つ又は複数の高電圧回路を含む。例えば、上側半導体層１０８は、８０Ｖ〜１００Ｖの電圧範囲を受け得る。電流が（例えば、順方向バイアスが原因で）第２のＰＮ接合１０７を横切ることを防ぐために、埋め込み層１０６は、上側半導体層１０８が受ける電圧より高い電圧ＶＢＩＡＳでバイアスされる。一例の実装において、バイアス電圧ＶＢＩＡＳは、１００Ｖ〜１７０Ｖの範囲であり得る。別の例示の実装において、バイアス電圧ＶＢＩＡＳは、１４０Ｖ〜１７０Ｖの範囲であり得る。さらに別の例示の実装において、バイアス電圧ＶＢＩＡＳは１４５Ｖ〜１５５Ｖの範囲であり得る。
【0021】
下側半導体層１０４が接地供給電圧ＶＧＮＤでバイアスされるとき、埋め込み層１０６と下側半導体層１０４との電位差は、著しく大きくなり得る。この電位差が第１のＰＮ接合１０５の降伏電圧（例えば、８０Ｖ以下）より大きくなるとき、半導体デバイス１００は、相当量の電流漏れを経験し得る。この電位差は、高電界ラインＶ１及び低電界ラインＶ２にわたって広がる電界密度によって図示され得る。概して、高電界ラインＶ１は、バイアス電圧ＶＢＩＡＳに一層近い電位分布を表し、低電界ラインＶ２は、接地供給電圧ＶＧＮＤに一層近い電位分布を表す。第１のＰＮ接合１０５で降伏を有する可能性は、Ｖ１とＶ２との電位差に正比例し、Ｖ１とＶ２との距離に反比例する。
【0022】
例示の実施形態の或る態様によれば、誘電体ライナー１１６を厚くすると、トレンチ導体１１８によって運ばれる接地電位が下側半導体層１０４の近隣Ｐ領域に対して一層少ない容量性結合を及ぼすので、低電界ラインＶ２が増大することを助け得る。低電界ラインＶ２を増大させることによって、Ｖ１とＶ２の電位差が、第１のＰＮ接合１０５に沿って降伏を有する可能性を下げるように低減され得る。このアプローチは、Ｖ１がＶ２より実質的に高く（例えば、Ｖ１−Ｖ２≧１００Ｖ）、誘電体ライナー１１６の最大厚さが一つ又は複数の処理パラメータによって制限される場合、あまり効果的でないことがある。
【0023】
例示の実施形態の別の態様によれば、埋め込み層１０６の厚さを増加させると（例えば、埋め込み層の厚さ≧１２μｍ）、Ｖ１とＶ２との間の電界密度が低減するのを助けて、電界が第１のＰＮ接合１０５に沿って密集するのを避け得る。電界密度を低減させることによって、第１のＰＮ接合１０５における電位勾配は、第１のＰＮ接合１０５に沿って降伏を有する可能性を下げるように低減され得る。このアプローチは、Ｖ１がＶ２より実質的に高い場合（例えば、Ｖ１−Ｖ２≧１００Ｖ）、コストがかかるものとなり得る。というのも、厚くされた埋め込み層１０６は、通常、つくるために材料及び時間を一層必要とし、また、ディープトレンチ構造１１４を形成する際にエッチングすることが一層困難であり得るからである。
【0024】
例示の実施形態のさらに別の態様によれば、埋め込み層１０６は、第１のドーピング濃度を有する上側埋め込み層１０６ａ、及び、第１のドーピング濃度より低い第２のドーピング濃度を有する下側埋め込み層１０６ｂを含み得る。例えば、上側埋め込み層１０６ａは、５×１０１８ｃｍ−３より高いドーピング濃度を有し得、下側埋め込み層１０６ｂは、ｌ×１０１６ｃｍ−３からｌ×１０１７ｃｍ−３までわたるドーピング濃度を有し得る。埋め込み層１０６内のドーピングプロファイルを調整することによって、第１のＰＮ接合１０５にわたる電位勾配は、降伏を有する可能性を下げるように低減され得る。このアプローチは、Ｖ１がＶ２より実質的に高く（例えば、Ｖ１−Ｖ２≧１００Ｖ）、埋め込み層１０６の最大厚さが制限される場合（例えば、最大厚さ≦１２μｍ）、あまり効果的でないことがある。
【0025】
上述の制約に対処するために、例示の埋め込み層１０６と基板１０２の下側半導体層１０４との間の第１のＰＮ接合１０５の辺りに密集する電界を減少させるデュアルトレンチ構成を導入する。図１Ｃは、例示の実施形態の或る態様に従って、デュアルトレンチ構成を備える半導体デバイス１００Ａの上面図を示し、図１Ｄは、半導体デバイス１００Ａの断面図を示す。半導体デバイス１００Ａは、半導体デバイス１００と、これらの二つのデバイスが同じ数値標示により識別される構成要素を含む点で類似する。半導体デバイス１００Ａは、半導体デバイス１００Ａが第２のディープトレンチ構造１７４を含む点で半導体デバイス１００と異なる。
【0026】
第２のディープトレンチ構造１７４は、トランジスタウェル領域１０１を横方向に囲み、埋め込み層１０６を交差するように配置される。より具体的には、第２のディープトレンチ構造１７４は、埋め込み層１０６を貫通するように頂部表面１０２ａから延在する。一例の実装において、第２のディープトレンチ構造１７４は、埋め込み層１０６を貫通して、基板１０２の下側半導体層１０４に達し得る。別の例示の実装において、第２のディープトレンチ構造１７４は、埋め込み層１０６を部分的に貫通し、埋め込み層１０６内で終端し得る。第２のディープトレンチ構造１７４は、第１のディープトレンチ構造１１４とトランジスタウェル領域１０１との間に置かれる。図１Ｃに示すように、第２のディープトレンチ構造１７４はトランジスタウェル領域１０１を取り囲む一方、第１のディープトレンチ構造１１４によって取り囲まれる。デュアルトレンチ１１４及び１７４は共に、トランジスタウェル領域１０１を隔離するための二つの連続したリングを確立する。代替の実装において、第１及び第２のディープトレンチ構造１１４及び１７４の各々は、トランジスタウェル領域１０１を隔離するための連続したリングに近似するように、切断された別個のセグメントに分割され得る。
【0027】
効率的エッチングプロセス及び効率的誘電体充填プロセスを促進するために、第２のディープトレンチ構造１７４は、第１のディープトレンチ構造１１４と同時に形成され得る。その目的のために、第２のディープトレンチ構造１７４は、第１のディープトレンチ構造１１４の第１のトレンチ幅（すなわち、第１のトレンチ開口）１２０より狭い第２のトレンチ幅（すなわち、第２のトレンチ開口）１８０を有し得る。一例の実装において、第２のトレンチ幅１８０は１．５μｍ〜１．８μｍの範囲であり、第１のトレンチ幅１２０は約２．６５μｍ（例えば、＋／−１０％のマージン）である。別の例示の実装において、第２のトレンチ幅１８０は約１．７μｍ（例えば、＋／−１０％のマージン）であり、第１のトレンチ幅１２０は約２．６５μｍ（例えば、＋／−１０％のマージン）である。
【0028】
第１のディープトレンチ構造１１４及び第２のディープトレンチ構造１７４が、同じ時間量の間、同時にエッチングされる場合、トレンチ幅の違いに因り、第１のディープトレンチ構造１１４は、第２のディープトレンチ構造１７４の第２のトレンチ深さＴＤ２より深い第１のトレンチ深さＴＤ１を有する。一例の実装において、第１のトレンチ深さＴＤ１は２０μｍ〜２８μｍの範囲であり、第２のトレンチ深さＴＤ２は８μｍ〜１６μｍの範囲である。別の例示の実装において、第１のトレンチ深さＴＤ１は２３μｍ〜２７μｍの範囲であり、第２のトレンチ深さＴＤ２は１３μｍ〜１５μｍの範囲である。さらに別の例示の実装において、第１のトレンチ深さＴＤ１は約２４μｍ（例えば、＋／−１０％のマージン）であり、第２のトレンチ深さＴＤ２は約１４μｍ（例えば、＋／−１０％のマージン）である。
【0029】
代替として、第２のディープトレンチ構造１７４は、第１のディープトレンチ構造１１４の第１のトレンチ幅１２０と実質的に同じ（例えば、＋／−５％のマージン）である第２のトレンチ幅１８０を有し得る。この特定の構成の下で、第１のトレンチ深さＴＤ１は第２のトレンチ深さＴＤ２と実質的に同じ（例えば、＋／−５％のマージン）であり得る。一例の実装において、第１及び第２のトレンチ深さＴＤ１及びＴＤ２の各々は２０μｍ〜２８μｍの範囲である。別の例示の実装において、第１及び第２のトレンチ深さＴＤ１及びＴＤ２の各々は、２３μｍ〜２７μｍの範囲である。さらに別の例示の実装において、第１及び第２のトレンチ深さＴＤ１及びＴＤ２の各々は、約２４μｍ（例えば、＋／−１０％のマージン）である。
【0030】
第１のディープトレンチ構造１１４と同様に、第２のディープトレンチ構造１７４は、その側壁及び底部に沿って配置される誘電体ライナー１７６を含む。誘電体ライナー１７６は熱二酸化シリコンを含み得る。誘電体ライナー１７６は、基板１０２の下側半導体層１０４に対する如何なるアクセスをも防ぐために、第２のディープトレンチ構造１７４を封止する。第２のトレンチ幅１８０が第１のトレンチ幅１２０より小さい場合、同時誘電体形成プロセスによって、誘電体ライナー１７６は、軽く傾斜を付けられ得、第２のディープトレンチ構造１７４の底部辺りにおいて一層厚くされ得る。
【0031】
第２のディープトレンチ構造１７４は、誘電体ライナー１７６上に配置されるトレンチ充填材料１７８を含む。第２のディープトレンチ構造１７４がトレンチバイアス電圧ＶＴＲを受け取るように構成される場合、トレンチ充填材料１７８は導電性である。代替として、第２のディープトレンチ構造１７４が浮遊状態に構成される場合、トレンチ充填材料１７８は導電性であっても非導電性であってもよい。トレンチ充填材料１７８が導電性である構成では、トレンチ導体１７８は、上側半導体層１０８、埋め込み層１０６、及び下側半導体層１０４から絶縁される。一例の実装において、トレンチ充填材料１７８は、ポリシリコンと一般的に呼ばれる多結晶シリコンを含む。トレンチ充填導体１１８とは異なり、トレンチ充填導体１７８は、基板１０２の下側半導体層１０４との如何なるオーミック接触をも確立しない。むしろ、トレンチ充填導体１７８は、埋め込み層１０６及び下側半導体層１０４との容量性結合を確立する。この容量性結合を介して、トレンチ導体１７８は、埋め込み層１０６と基板１０２の下側半導体層１０４との電界密度に影響を及ぼすために用いられ得る。一例の実装において、トレンチ導体１７８は、埋め込み層１０６と下側半導体層１０４との間の第１のＰＮ接合１０５の辺りの電界密度を低減させるために、トレンチバイアス電圧ＶＴＲを受け取るように構成され得る。
【0032】
半導体デバイス１００と同様に、半導体デバイス１００Ａは、垂直のドープされた構造（シンカーとも呼ばれる）１８２を含む。シンカー１８２は、埋め込み層１０６をバイアス電圧ＶＢＩＡＳまでバイアスするためのコンジットとして働き、それによりＰ型上側半導体層１０８とＮ型埋め込み層１０６との間に逆バイアスを確立する。シンカー１８２は、頂部表面１０２ａから延在して埋め込み層１０６に達する。シンカー１８２は、埋め込み層１０６に電気接続を提供するように、埋め込み層１０６と同じ導電型のドーパントでドープされる。一例の実装において、シンカー１８２はＮ型材料でドープされ、この場合、埋め込み層１０６もＮドープされる。
【0033】
自己整合のため、シンカー１８２は、第２のディープトレンチ構造１７４と並行に形成され得る。シンカー１８２は、厚さ１８４を有するように第２のディープトレンチ構造１７４から横方向に延在し、シンカー１８２は、頂部表面１０２ａと埋め込み層１０６との間の導電経路を提供するために、第２のディープトレンチ構造１７４と同一の広がりを有する。一実装において、シンカーの厚さ１８４は２．５ミクロン未満であり得、これにより、自己整合シンカーを有さない半導体デバイスと比較して、半導体デバイス１００のサイズが有利に縮小され得る。第２のトレンチ幅１８０が第１のトレンチ幅１２０より狭い場合、第２のシンカー厚さ１８４は、第１のシンカー厚さ１２４より薄くし得る。
【0034】
デュアルトレンチ構成は、高動作電圧範囲に耐えることにおいて、シングルトレンチ構成よりも幾つかの利点を提供する一方で、隔離接合の辺りの降伏を防ぐ。第１の利点は、高電界ラインＶ１と低電界ラインＶ２との間の電界ライン分布を広げることを含む。広げられた分布は、第１のＰＮ接合１０５の辺りの電位差を低減させる。例えば、図１Ｄに示すように、第１のＰＮ接合１０５の電位差が実質的に低減され得るように、高電界ラインＶ１及び低電界ラインＶ２はさらに離間される。
【0035】
電界ラインの広げられた分布は、第２のディープトレンチ構造１７４の構造的特徴によるものとされ得る。一態様において、基板１０２との如何なるオーミック接触を確立せず、それゆえ基板１０２をバイアスしないことによって、第２のディープトレンチ構造１７４は、第２のディープトレンチ構造１７４を囲む領域の辺りの第１のＰＮ接合１０５の比較的低い電位差に耐えるのを助ける。別の態様において、第２のディープトレンチ構造１７４は、その底部辺りに一層厚い誘電体ライナー１７８を有することによって、第１のＰＮ接合１０５の電位差を低減するのを助ける。さらに別の態様において、第２のディープトレンチ構造１７４の相対的位置は、バイアスされたシンカー１８２と浮遊シンカー１８２’及び１２２との間の電界ラインを広げるのを助ける。第１のディープトレンチ構造１１４（接地供給電圧ＶＧＮＤ（例えば、０Ｖ）を搬送するように構成される）と埋め込み層１０６のバイアスされた領域（高バイアス電圧ＶＢＩＡＳ（例えば、１００Ｖ〜１７０Ｖ）でバイアスされる）との間に置かれることによって、第２のディープトレンチ構造１７４は、これらの二つの領域間の電圧バッファとして働く。
【0036】
第１のディープトレンチ構造１１４と第２のディープトレンチ構造１７４との間のトレンチ間距離ｄＴは、埋め込み層１０６と基板１０２の下側半導体層１０４との間の第１のＰＮ接合１０５の降伏電圧に関連する。概して、降伏電圧は、トレンチ間距離ｄＴに反比例する。一例の実装において、第１のＰＮ接合１０５の接合降伏を防ぐために少なくとも１μｍのトレンチ間距離ｄＴが充分であり得、この場合、降伏電圧は１００Ｖ又はそれよりも低くなる。別の例示の実装において、第１のＰＮ接合１０５の接合降伏を防ぐために約１．５μｍ（例えば、＋／−１０％のマージン）のトレンチ間距離ｄＴが充分であり得、この場合、降伏電圧は約８０Ｖ（例えば、＋／−１０％のマージン）である。
【0037】
トレンチ間距離ｄＴは、埋め込み層１０６と基板１０２の下側半導体層１０４との間の第１のＰＮ接合１０５の電界密度閾値にも関連し得る。半導体デバイス１００Ａが１０Ｖ／μｍの電界密度を有すると想定すると、トレンチ間距離ｄＴは、高電界ラインＶ１と低電界ラインＶ２との２０Ｖの電位差に耐えるため、約２μｍ（例えば、＋／−１０％のマージン）である。同様に、半導体デバイス１００Ａが２０Ｖ／μｍの電界密度閾値を有すると想定すると、トレンチ間距離ｄＴは、高電界ラインＶ１と低電界ラインＶ２との２０Ｖの電位差に耐えるため、約１μｍ（例えば、＋／−１０％のマージン）である。これらの想定の下で、トレンチ間距離ｄＴは、第１のＰＮ接合１０５の電界密度閾値に反比例する。
【0038】
デュアルトレンチ構成の第２の利点は、高電界ラインＶ１及び低電界ラインＶ２にわたる電位スペクトルを低下させることを含む。第２のトレンチ充填材料１７８が導電性である実装において、第２のディープトレンチ構造１７４は、トレンチバイアス電圧ＶＴＲを受け取るように構成され得る。トレンチバイアス電圧ＶＴＲは、埋め込み層１０６に印加されるバイアス電圧ＶＢＩＡＳに比べて高電界ラインＶ１の値を低下させ得る。一例において、高電界ラインＶ１は１００Ｖまで低減され得、この場合、バイアス電圧ＶＢＩＡＳが１４０Ｖに設定され、トレンチバイアス電圧ＶＴＲが４０Ｖに設定される。同様に、高電界ラインＶ１は８０Ｖまで低減され得、この場合、バイアス電圧ＶＢＩＡＳが１４０Ｖに設定され、トレンチバイアス電圧ＶＴＲが６０Ｖに設定される。
【0039】
接合降伏を避けるために、トレンチバイアス電圧ＶＴＲは、埋め込み層１０６と基板１０の下側半導体層１０４との間の第１のＰＮ接合１０５の降伏電圧に関連し得る。一例の実装において、トレンチバイアス電圧ＶＴＲは４０Ｖに設定され得、この場合、降伏電圧は８０Ｖであり、埋め込み層バイアス電圧ＶＢＩＡＳは１２０Ｖ以下である。別の例示の実装において、トレンチバイアス電圧ＶＴＲは６０Ｖに設定され得、この場合、降伏電圧は６０Ｖであり、埋め込み層バイアス電圧ＶＢＩＡＳは１２０Ｖ以下である。これらの例の下、トレンチバイアス電圧ＶＴＲは、埋め込み層１０６と基板１０２の下側半導体層１０４との間の第１のＰＮ接合１０５の降伏電圧に反比例する。
【0040】
また、電界が密集するのを避けるため、トレンチバイアス電圧ＶＴＲも、埋め込み層１０６と基板１０２の下側半導体層１０４との間の第１のＰＮ接合１０５の電界密度閾値に関連し得る。半導体デバイス１００Ａが、１０Ｖ／μｍの電界密度及び２μｍのトレンチ間距離ｄＴを有すると想定すると、トレンチバイアス電圧ＶＴＲは、高電界ラインＶ１と低電界ラインＶ２との８０Ｖの電位差に耐えるために４０Ｖに設定され得、この場合、埋め込み層バイアス電圧ＶＢＩＡＳは１４０Ｖである。同様に、半導体デバイス１００Ａが、２０Ｖ／μｍの電界密度及び２μｍのトレンチ間距離ｄＴを有すると想定すると、トレンチバイアス電圧ＶＴＲは、高電界ラインＶ１と低電界ラインＶ２との８０Ｖの電位差に耐えるために２０Ｖに設定され得、この場合、埋め込み層バイアス電圧ＶＢＩＡＳは１４０Ｖである。これらの想定の下で、トレンチバイアス電圧ＶＴＲは第１のＰＮ接合１０５の電界密度閾値に反比例する。
【0041】
図２Ａ〜図２Ｇは、例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイス１００Ａの断面図を示して製造プロセスを示す。図２Ａを参照すると、埋め込み層１０６及び上側半導体層１０８は下側半導体層１０４上に形成される。埋め込み層１０６及び上側半導体層１０８は、Ｎ型ドーパントをＰ型下側半導体層１０４に注入し、その後、熱駆動及び後続のエピタキシャルプロセスが続いて、Ｐ型上側半導体層１０８を成長させることによって形成され得、その結果、埋め込み層１０６は、注入されたＮ型ドーパントの拡散及び活性化によって形成される。上側半導体層１０８が形成された後、トランジスタウェル領域１０１が、上側半導体層１０８内及び埋め込み層１０６より上に形成される。
【0042】
パッド酸化物層１２６が、熱酸化などによって基板１０２の頂部表面１０２ａに形成される。パッド酸化物層１２６は、５ナノメートル〜３０ナノメートルの二酸化ケイ素を含み得る。パッド窒化物層１２８が、アンモニア及びシランを用いる低圧化学気相成長（ＬＰＣＶＤ）などによってパッド酸化物層１２６上に形成される。パッド窒化物層１２８は、１００ナノメートル〜３００ナノメートルの窒化ケイ素を含み得る。ハードマスク酸化物層１３０が、テトラエトキシシラン（ＴＥＯＳ）としても知られるテトラエチルオルソシリケートを用いるか又は高密度プラズマ（ＨＤＰ）プロセスを用いるプラズマヘンハンスト化学気相成長（ＰＥＣＶＤ）などによって、パッド窒化物層１２８上に形成される。ハードマスク酸化物層１３０は、５００ナノメートル〜２ミクロンの二酸化ケイ素を含み得る。パッド窒化物層１２８は、ハードマスク酸化物層１３０の後続のエッチングのためのエッチングストップ層を提供する。
【0043】
図１Ｃ及び図１Ｄにおいて図示及び説明したように第１のディープトレンチ構造１１４及び第２のディープトレンチ構造１７４を形成するためのエリアを露出させるように、ハードマスク酸化物層１３０の上にトレンチマスク１３２が形成される。より具体的には、トレンチマスク１３２は、第１の開口ＡＰ１及び第２の開口ＡＰ２を用いてパターニングされる。第１の開口ＡＰ１は第１のトレンチ幅１２０を画定し、第２の開口ＡＰ２は第２のトレンチ幅１８０を画定する。従って、第１の開口ＡＰ１は、概して、第２の開口ＡＰ２より大きい。一例の実装において、第２の開口ＡＰ２は１．５μｍ〜１．８μｍの範囲であり、第１の開口ＡＰ１は約２．６５μｍ（例えば、＋／−１０％のマージン）である。別の例示の実装において、第２の開口ＡＰ２は約１．７μｍ（例えば、＋／−１０％のマージン）であり、第１の開口ＡＰ１は約２．６５μｍ（例えば、＋／−１０％のマージン）である。トレンチマスク１３２は、フォトリソグラフィプロセスによって形成されるフォトレジスト材料を含み得、さらに、ハードマスク層及び／又は反射防止層を含み得る。
【0044】
図２Ｂを参照すると、ハードマスクエッチングプロセスが、トレンチマスク１３２によって露出されたエリアにおけるハードマスク酸化物層１３０から材料を除去する。ハードマスクエッチングプロセスは、フッ素ラジカルを用いる反応性イオンエッチング（ＲＩＥ）プロセスを含み得、及び／又は、フッ化水素酸の希釈緩衝水溶液を用いるウェットエッチングプロセスを含み得る。図２Ｂに示すように、パッド窒化物層１２８の一部がハードマスクエッチングプロセスによって除去され得る。また、トレンチマスク１３２の一部又は全てが、ハードマスクエッチングプロセスによって浸食され得る。
【0045】
図２Ｃを参照すると、ストップ層エッチングプロセスが、トレンチマスク１３２によって露出されたエリアにおけるパッド窒化物層１２８及びパッド酸化物層１２６を除去する。ストップ層エッチングプロセスは、図２Ｂに関して説明したハードマスクエッチングプロセスとは異なるガス組み合わせを用いるＲＩＥプロセスを含み得る。トレンチマスク１３２は、ストップ層エッチングプロセスによってさらに浸食され得る。
【0046】
ストップ層エッチングは第１のトレンチエッチングプロセスを含み、第１のトレンチエッチングプロセスは、第１の部分的ディープトレンチ１３４及び第２の部分的ディープトレンチ１３８を同時に形成するために、トレンチマスク１３２によって露出されたエリアにおける基板１０２から材料を取り除く。第１の開口ＡＰ１が第２の開口ＡＰ２より幅広である場合、第１の部分的ディープトレンチ１３４は、第２の部分的ディープトレンチ１３８より深く埋め込み層１０６に延在する。第１のトレンチエッチングプロセスは連続エッチングプロセスを含み得、連続エッチングプロセスは、第１及び第２の部分的ディープトレンチ１３４及び１３８の底部から材料を同時に除去し、第１及び第２の部分的ディープトレンチ１３４及び１３８の側壁を不動態化する。代替として、第１のディープトレンチエッチングプロセスは、ツーステッププロセスを含み得る。第１のステップの間、第１のディープトレンチエッチングプロセスは、第１及び第２の部分的ディープトレンチ１３４及び１３８の底部から材料を除去する。第２のステップの間、第１のディープトレンチエッチングプロセスは、第１及び第２の部分的ディープトレンチ１３４及び１３８の側壁を不動態化する。トレンチマスク１３２は、第１のトレンチエッチングプロセスによってさらに浸食され得る。
【0047】
図２Ｄを参照すると、第１のＮ型シンカー注入層１４０を形成するために第１の部分的ディープトレンチ１３４の側壁に沿って、及び、第２のＮ型シンカー注入層１４１を形成するために第２の部分的ディープトレンチ１３８の側壁に沿って、Ｎ型ドーパント１３９が基板１０２に注入される。Ｎ型ドーパント１３９は、傾斜角で、複数のサブドーズで注入され得る。一例の実装において、第１及び第２の部分的ディープトレンチ１３４及び１３８のそれぞれの側壁に沿って第１及び第２のシンカー注入層１４０及び１４１の連続的適用範囲を提供するために、傾斜角は１０度〜３０度の範囲である。
【0048】
また、Ｎ型ドーパント１３９は、第１及び第２の部分的ディープトレンチ１３４及び１３８の底部表面に注入されるＮ型ドーパント１３９の量を低減するため、約４５度のツイスト角度で注入され得る。例示の注入プロセスが、１０度〜３０度の傾斜角及び４５度のツイスト角度で、９０度離れて回転された、４つのサブドーズを含み得る。第１及び第２の部分的ディープトレンチ１３４及び１３８の底部表面に注入されるＮ型ドーパント１３９の量を低減すると、第１のトレンチエッチングプロセスに続く第２のトレンチエッチングプロセスのプロセスマージンが有利にも改善され得る。
【0049】
Ｎ型ドーパント１３９は、後に形成されるシンカーの好ましく低い抵抗を提供するように、１×１０１４ｃｍ−２〜２×１０１５ｃｍ−２の総ドーズで注入され得る。Ｎ型ドーパント１３９はリン及び／又はヒ素を含み得る。パッド酸化物層（図示せず）が、第１及び第２の部分的ディープトレンチ１３４及び１３８の側壁上に形成され得る。Ｎ型ドーパント１３９がヒ素を含む場合、ＴＥＯＳを用いるＰＥＣＶＤプロセスによって形成される二酸化ケイ素の３０ナノメートルのパッド酸化物層が、第１及び第２のシンカー注入層１４０及び１４１における注入されたヒ素の保持を改善し得る。代替として、Ｎ型ドーパント１３９がヒ素を含まない場合、第１及び第２の部分的ディープトレンチ１３４及び１３８の側壁上のパッド酸化物が省かれ得る。というのも、パッド酸化物は、基板１０２における応力を増大させ得、これが、半導体デバイス１００Ａ性能の低下につながるおそれがあるからである。
【0050】
第１及び第２の部分的ディープトレンチ１３４及び１３８を形成した後であり、そこから一層深いフルディープトレンチを形成する前に、Ｎ型ドーパント１３９を注入すると、有利にも、第１及び第２のシンカー注入層１４０及び１４１が、埋め込み層１０６を超えて延在することを防ぎ得る。そのようなプロセスは、半導体デバイス１００ＡにおけるＰＮ接合の降伏電圧も改善し得る。また、第１及び第２の部分的ディープトレンチ１３４及び１３８は、第１及び第２のシンカー注入層１４０及び１４１を形成するための自己整合手段として働き、そのため、付加的なマスクが必要とされない。第１の開口ＡＰ１が第２の開口ＡＰ２より幅広であるため、第１のシンカー注入層１４０は、第２のシンカー注入層１４１より厚い横方向厚さを有する。
【0051】
図２Ｅを参照すると、基板１０２から付加的な材料を除去して、第１及び第２の部分的ディープトレンチ１３４及び１３８をさらに延在させ、それぞれ、第１及び第２のフルディープトレンチ１４２及び１４３を同時に形成するように、第２のトレンチエッチングプロセスが行われる。第１の開口ＡＰ１が第２の開口ＡＰ２より幅広いため、第１のフルトレンチ１４２は、第２のフルトレンチ１４３の第２のトレンチ深さＴＤ２より深い第１のトレンチ深さＴＤ１を有する。一例の実装において、第１のフルトレンチ１４２は、少なくとも１７μｍ埋め込み層１０６の下に延在し、第２のフルトレンチ１４２は、１７μｍより少なく埋め込み層１０６の下に延在する。別の例示の実装において、第１のフルトレンチ１４２は埋め込み層１０６より下に延在し、第２のフルトレンチ１４２は埋め込み層１０６より下に延在しない。第２のトレンチエッチングプロセスの完了の際、残りのトレンチマスク１３２の実質的に全てが取り除かれる。
【0052】
図２Ｆを参照すると、それぞれ、第１及び第２のフルディープトレンチ１４２及び１４３の側部及び底部上に第１及び第２の誘電体ライナー１１６及び１７６を形成するために、誘電体堆積プロセスが行われる。一例の実装において、誘電体ライナー１１６及び１７６は、各々、１００ナノメートル〜８００ナノメートルの範囲の厚さを有し得る。別の例示の実装において、第１及び第２の誘電体ライナー１１６及び１７６は、第１及び第２のフルディープトレンチ１４２及び１４３の側部及び底部上に、２００ナノメートル〜３００ナノメートルの範囲の厚さを有する熱酸化物層を含み得る。さらに別の例示の実装において、３００ナノメートル〜５００ナノメートルの範囲の厚さを有する二酸化ケイ素層が、準常圧化学気相成長（ＳＡＣＶＤ）プロセスによって熱酸化物上に形成され得る。
【0053】
第１のフルディープトレンチ１４２が第２のフルディープトレンチ１４３より広いトレンチ幅を有するので、第２の誘電体層１７６は、第２のフルディープトレンチ１４３の底部辺りにピンチオフ部１７７を形成し、一方、第１の誘電体層１１６は、第１のフルディープトレンチ１４２の底部辺りに比較的均一の厚さ形成する。概して、第２のフルディープトレンチ１４２におけるピンチオフ部１７７は、第１のフルディープトレンチ１４２の底部辺りの第１の誘電体層１１６より厚い。
【0054】
次に、下側半導体層１０４にアクセスするため第１のフルディープトレンチ１４２内に底部開口をつくるために、酸化物エッチングプロセスが行われる。酸化物エッチングプロセスが完了した後、一層厚いピンチオフ部１７７に起因して、第２のフルディープトレンチ１４３の底部は下側半導体層１０４に対して閉じたままである。第１のフルディープトレンチ１４２内に底部開口をつくる際、底部開口の真下にコンタクトドープされる領域１１７をつくるために、Ｐ型ドーピングプロセスが行われ得る。
【0055】
その後、第１及び第２の誘電体ライナー１１６及び１７６上の第１及び第２のフルディープトレンチ１４２及び１４３において、トレンチ充填材料１４４の層が形成される。一例の実装において、トレンチ充填材料１４４の層は、第１及び第２のフルディープトレンチ１４２及び１４３を充填するポリシリコン材料を含み得、ハードマスク酸化物層１３０を覆う。代替として、トレンチ充填材料１４４の層は、第２のフルディープトレンチ１４３を充填するための二酸化ケイ素又はその他の誘電体材料を含み得、この場合、第２のディープトレンチ１７４は浮遊状態に構成される。
【0056】
第１及び第２の誘電体ライナー１１６及び１７６並びにトレンチ充填材料１４４の形成の間の熱プロファイルが、第１及び第２のシンカー注入層１４０及び１４１において注入されたＮ型ドーパントを拡散させ、活性化させる。有利にも、第１及び第２のシンカー１２２及び１８２は、別個のアニールプロセスを必要とすることなく形成される。
【0057】
図２Ｇを参照すると、ハードマスク酸化物層１３０と、トレンチ充填材料１４４の層の上にある部分は、化学機械研磨（ＣＭＰ）プロセスなどによってその後除去される。その結果、第１のトレンチ充填材料１１８が第１のディープトレンチ構造１１４に残され、第２のトレンチ充填材料１７８が第２のディープトレンチ構造１７４に残される。パッド窒化物層１２８は、ハードマスク酸化物層１３０の除去のためのエッチングストップ層として働く。パッド窒化物層１２８及びパッド酸化物層１２６はその後除去されて、図１Ｃ及び図１Ｄに示すような構造になる。
【0058】
この説明において、或る集積回路の特徴に適用される用語、「に実質的に等しい（substantially equal to）,（substantially equal）」、「実質的に同じ（substantially the same）」、及びそれらの変形は、その集積回路を形成するための製造公差内で等しいことを意味する。より具体的には、用語、「に実質的に等しい」及び「実質的に等しい」は、二つの対象間の量的関係を説明する。この量的関係は、設計により二つの対象を等しくすることを所望とし得るが、製造プロセスにより一定量の変動が導入され得ることを見込んでいる。一態様において、第１のレジスタが、第２のレジスタの第２の抵抗に実質的に等しい第１の抵抗を有し得、この場合、第１及び第２のレジスタは同じ抵抗を有することが意図とされるが、それでも、製造プロセスは、第１の抵抗と第２の抵抗との間のわずかな変動を導入する。このように、製造された第１及び第２のレジスタが、抵抗のわずかな差を示す場合でも、第１の抵抗は第２の抵抗に実質的に等しくし得る。このわずかな差は設計目標の５％内とし得る。別の態様において、第１のレジスタが、第２のレジスタの第２の抵抗に実質的に等しい第１の抵抗を有し得、この場合、プロセス変動が演繹的に既知であり、そのため、第１の抵抗及び第２の抵抗が、この既知のプロセス変動を補償するためにわずかに異なる値でプリセットされ得る。このように、第１及び第２の抵抗の設計値が既知のプロセス変動を補償するためにわずかな差を含むようにプリセットされ得る場合でも、第１の抵抗は第２の抵抗に実質的に等しくし得る。このわずかな差は設計目標の５％内とし得る。
【0059】
この説明において、「〜するように構成される」という用語は、一つ又は複数の有形の非一時的構成要素の構造的及び機能的特性を説明する。例えば、「〜するように構成される」或る構成要素が、或る機能を行うために設計され又はそれ専用にされる、特定の構成を有する。従って、或るデバイスが、記載される或る機能を行うようにイネーブルされ、アクティベートされ、又は給電され得る有形の非一時的構成要素を含む場合に、そのデバイスはそうした記載された機能を行う「ように構成される」。「〜するように構成される」という用語は、構成可能であることを含み得るが、そのような狭い定義に限定されない。このように、或るデバイスを説明するために用いられる場合、「〜するために構成される」という用語は、説明されたデバイスが任意の所与の時点で構成可能であることを必要としない。
【0060】
上述の構成要素（例えば、要素、リソース等など）によって行われる種々の機能に対して、そのような構成要素を説明するために用いられる用語は、特に記載がない限り、説明された構造と構造的に同等でない場合でも、説明された構成要素（例えば、機能的に同等の構成要素）の特定の機能を行う任意の構成要素に対応する。また、幾つかの実装の一つのみに関して特定の特徴が本願で説明される場合があるが、そのような特徴は、任意の特定の応用例に所望され及び有利であるように、その他の実装の一つ又は複数のその他の特徴と組み合わされ得る。
【0061】
また、別個の実施形態の文脈において本願において説明される幾つかの特徴が、単一の実施形態において組み合わせて実装され得る。逆に、単一の実施形態の文脈において本願において説明される種々の特徴が、複数の実施形態において個別に、又は、任意の適切な部分的組み合わせで、実装され得る。また、特徴が、幾つかの組み合わせで機能するように上述される場合があるが、或る組み合わせからの一つ又は複数の特徴が、場合によってはそうした組み合わせから削除されてもよく、そうした組み合わせは、部分的組み合わせ、又は部分的組み合わせの変形を対象とし得る。
【0062】
同様に、図面において特定の順で動作を示したが、そのような順が必要であると記載されない限り、そのような動作は、所望の結果を得るために、図示される特定の順で又は順次行われる必要はない（また、図示される動作全てが行われる必要はない）。幾つかの状況において、同時の処理が、半導体デバイスの複数の構造を製造するために有利であり得る。また、上述の実施形態における種々のシステム構成要素の分離は、全ての実施形態において、そのような分離を必要としない。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【国際調査報告】

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