特表2020-507176IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2020-507176(P2020-507176A)
(43)【公表日】2020年3月5日
(54)【発明の名称】低速周辺機器のための中断処理方法及び装置
(51)【国際特許分類】
   G06F 13/42 20060101AFI20200207BHJP
   H03K 5/00 20060101ALI20200207BHJP
   G06F 1/12 20060101ALI20200207BHJP
【ＦＩ】
   G06F13/42 350B
   H03K5/00 P
   G06F1/12 510
【審査請求】未請求
【予備審査請求】未請求
【全頁数】15
(21)【出願番号】特願2019-562234(P2019-562234)
(86)(22)【出願日】2018年1月31日
(85)【翻訳文提出日】2019年9月30日
(86)【国際出願番号】US2018016206
(87)【国際公開番号】WO2018144583
(87)【国際公開日】20180809
(31)【優先権主張番号】15/420,267
(32)【優先日】2017年1月31日
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】マネーシュ ソニ
(72)【発明者】
【氏名】ラジェーヴ スヴァルナ
(72)【発明者】
【氏名】ニクンジ カレ
【テーマコード（参考）】
5B077
【Ｆターム（参考）】
5B077GG13
5B077MM01
5B077MM02
(57)【要約】
記載される例は、中断処理回路要素（１００）と、第２のクロック信号（ＳＣＬＫ）に従って動作される低速クロックドメイン回路（１０２）によって第１のクロック信号（ＦＣＬＫ）に従って動作される高速クロックドメイン回路（１０１）の中断を処理する方法を含み、中断生成器回路（１１０）が、第２のクロック信号（ＳＣＬＫ）に同期される中断入力信号（ＩＮＴ＿ＩＮ）を生成し、中断クリア回路（１１４、１１６）が、第２のクロック信号（ＳＣＬＫ）に対して非同期に第１の回路（１０１）からの確認信号（ＡＣＫ）に応答して中断生成器回路（１１０）を選択的にリセットする。
【特許請求の範囲】
【請求項1】
第１のクロック信号より遅い第２のクロック信号に従って動作される第２の回路によって前記第１のクロック信号に従って動作される前記第１の回路の中断を管理する中断処理回路であって、
中断処理回路であって、中断要求信号を受信するための第１の中断生成器入力と、中断クリア信号を受信するための第２の中断生成器入力と、前記第１の回路を選択的に中断するために前記中断要求信号に同期される中断入力信号を提供するための中断生成器出力とを含む、前記中断生成器回路、及び
前記第１の回路からの確認信号に応答して前記中断生成器回路をリセットするため前記中断クリア信号を選択的に提供するために前記第１のクロック信号に同期される出力を含む中断クリア回路、
を含む、中断処理回路。
【請求項2】
請求項１に記載の中断処理回路であって、
前記中断要求信号が、前記第２の回路によって中断が要求されていないことを示す第１の状態と、前記第２の回路によって中断が要求されていることを示す異なる第２の状態とを有し、
前記中断クリア信号が、第１の状態と、異なる第２の状態とを有し、
前記中断生成器出力が、第１の状態の前記中断クリア信号を受信する前記第２の中断生成器入力に応答して前記第１の状態の前記中断入力信号を提供するように、及び、前記中断クリア信号が第２の状態にあるとき前記第１の状態から前記第２の状態に遷移する前記中断要求信号に応答して異なる第２の状態の中断入力信号を提供するように構成され、
前記中断クリア回路が、前記第１の回路からの前記確認信号に応答して前記中断入力信号を前記第１の状態に設定するために前記中断生成器回路をリセットするために、前記第１の状態の前記中断クリア信号を選択的に提供するように構成される、
中断処理回路。
【請求項3】
請求項２に記載の中断処理回路であって、同期化回路を更に含み、
前記同期化回路が、前記中断入力信号を受信するために前記中断生成器出力に結合される入力と、前記第１の回路に中断出力信号を提供するために前記第１のクロック信号に同期される出力とを含む、
中断処理回路。
【請求項4】
請求項３に記載の中断処理回路であって、前記同期化回路が、
前記中断生成器出力に接続されるデータ入力と、前記第１のクロック信号を受信するために前記第１の回路に接続されるクロック入力と、出力とを含む第１のフリップフロップ、及び
第２のフリップフロップであって、前記第１のフリップフロップの前記出力に接続されるデータ入力と、前記第１のクロック信号を受信するため前記第１の回路に接続されるクロック入力と、前記第１の回路に同期される前記中断出力信号を提供するため前記第１の回路に接続される出力とを含む、前記第２のフリップフロップ、
を含む、中断処理回路。
【請求項5】
請求項４に記載の中断処理回路であって、
前記中断生成器回路が第３のフリップフロップを含み、前記第３のフリップフロップが、基準電圧に接続されるデータ入力と、前記中断要求信号を受信するために接続されるクロック入力と、前記中断クリア信号を受信するため前記中断クリア回路の前記出力に接続されるクリア入力と、前記中断入力信号を前記第１のフリップフロップの前記データ入力に提供するため前記中断生成器出力に接続される出力とを含む、
中断処理回路。
【請求項6】
請求項３に記載の中断処理回路であって、
前記中断生成器回路がフリップフロップを含み、前記フリップフロップが、基準電圧に接続されるデータ入力と、前記中断要求信号を受信するために接続されるクロック入力と、前記中断クリア信号を受信するため前記中断クリア回路の前記出力に接続されるクリア入力と、前記中断入力信号を前記同期化回路の前記入力に提供するため前記中断生成器出力に接続される出力とを含む、
中断処理回路。
【請求項7】
請求項２に記載の中断処理回路であって、
前記中断生成器回路がフリップフロップを含み、前記フリップフロップが、基準電圧に接続されるデータ入力と、前記中断要求信号を受信するために接続されるクロック入力と、前記中断クリア信号を受信するために前記中断クリア回路の前記出力に接続されるクリア入力と、前記中断入力信号を提供するため前記中断生成器出力に接続される出力とを含む、
中断処理回路。
【請求項8】
請求項７に記載の中断処理回路であって、
第２のフリップフロップを更に含み、前記第２のフリップフロップが、前記中断要求信号を受信するために前記第２の回路に接続されるデータ入力と、前記第２のクロック信号を受信するために接続されるクロック入力と、前記第２のクロック信号に同期される同期された中断要求信号を提供するための出力とを含む、
中断処理回路。
【請求項9】
請求項１に記載の中断処理回路であって、前記第１の回路、前記第２の回路、前記中断生成器回路、及び前記中断クリア回路が単一の集積回路において形成される、中断処理回路。
【請求項10】
第１のクロック信号より遅い第２のクロック信号に従って動作される第２の回路によって前記第１のクロック信号に従って動作される前記第１の回路の中断を管理する中断処理回路であって、前記中断処理回路が、
前記第１のクロック信号に対して同期して前記第１の回路を選択的に中断するための中断生成器回路、及び
前記第２のクロック信号に対して非同期に前記第１の回路からの確認信号に応答して前記生成器回路を選択的にリセットするための出力を含む中断クリア回路、
を含む、中断処理回路。
【請求項11】
請求項１０に記載の中断処理回路であって、前記中断生成器回路の出力に結合される入力と、前記第１の回路に中断出力信号を提供するために前記第１のクロック信号に同期される出力とを含む同期化回路を更に含む、中断処理回路。
【請求項12】
請求項１１に記載の中断処理回路であって、前記同期化回路が、
前記中断生成器回路の出力に接続されるデータ入力と、前記第１のクロック信号を受信するために前記第１の回路に接続されるクロック入力と、出力とを含む第１のフリップフロップ、及び
前記第１のフリップフロップの前記出力に接続されるデータ入力と、前記第１のクロック信号を受信するために前記第１の回路に接続されるクロック入力と、前記第１のクロック信号に同期される前記中断出力信号を提供するために前記第１の回路に接続される出力とを含む第２のフリップフロップ、
を含む、中断処理回路。
【請求項13】
請求項１２に記載の中断処理回路であって、前記中断生成器回路が第３のフリップフロップを含み、
前記第３のフリップフロップが、基準電圧に接続されるデータ入力と、中断要求信号を受信するために前記第１の回路に接続されるクロック入力と、前記中断クリア回路から中断クリア信号を受信するために接続されるクリア入力と、前記中断生成器回路をリセットするための中断入力信号を選択的に提供するための出力とを含む、
中断処理信号。
【請求項14】
請求項１０に記載の中断処理回路であって、フリップフロップを更に含み、
前記フリップフロップが、前記第２の回路から中断要求信号を受信するためのデータ入力と、前記第２のクロック信号を受信するために接続されるクロック入力と、前記第１の回路を選択的に中断するため、前記第２のクロック信号に同期される同期された中断要求信号を前記中断生成器回路に提供するための出力とを含む、
中断処理生成器回路。
【請求項15】
請求項１０に記載の中断処理回路であって、前記第１の回路、前記第２の回路、前記中断生成器回路、及び前記中断クリア回路が、単一の集積回路に形成される、中断処理回路。
【請求項16】
第１のクロック信号より遅い第２のクロック信号に従って動作される第２の回路によって前記第１のクロック信号に従って動作される第１の回路の中断を管理する方法であって、前記方法が、
前記第２のクロック信号に同期される中断入力信号を生成すること、
前記中断入力信号に応答して前記第１の回路に中断出力信号を提供すること、及び
前記第１の回路からの確認信号に応答して前記第２のクロック信号に対して非同期に前記中断入力及び出力信号をクリアすること、
を含む、方法。
【請求項17】
請求項１６に記載の方法であって、前記中断出力信号を前記第１のクロック信号に同期させることを更に含む、方法。
【請求項18】
請求項１７に記載の方法であって、前記確認信号の前記第１のクロック信号の２サイクル以内に前記中断入力及び出力信号をクリアすることを更に含む、方法。
【請求項19】
請求項１６に記載の方法であって、前記確認信号の前記第１のクロック信号の２サイクル以内に前記中断入力及び出力信号をクリアすることを更に含む、方法。
【請求項20】
請求項１６に記載の方法であって、
前記第２の回路から中断要求信号を受信すること、
前記中断要求信号に応答して前記中断入力信号を生成すること、及び
前記第２のクロック信号に対して非同期に前記中断入力信号に応答して前記第１の回路に前記中断出力信号を提供すること、
を更に含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
電子回路及びシステムは、しばしば、様々なクロック速度で動作する複数の回路セグメント又はクロックドメインを含む。例えば、プロセッサ回路は、大抵、高クロック速度で動作し、ずっと低いクロック速度で動作する一つ又は複数の周辺機器回路と相互作用する。低速クロックドメイン回路は、高速クロックドメイン回路によるサービスのための中断（interrupt）サービス要求を生成することが多い。低速クロックドメイン回路からの中断をサービス及びクリアすることは、多くの高速クロックサイクルを要し得、高速クロックドメイン回路が他の中断をサービスすることができないことにつながる可能性がある。一例では、非常に遅い周波数（例えば、１０〜１００ｋＨｚ）で動作する周辺機器回路からの中断が、１〜１００ＭＨｚ又はそれ以上の高クロックの周波数で動作するＣＰＵによってサービスされる。高速クロックドメインプロセッサ回路又はＣＰＵによって実行されるアプリケーションソフトウェアが、カウンタ値が所定の値に達することによってトリガされた中断に応答して、低クロック速度パルス幅変調(ＰＷＭ)制御回路のレジスタに新しいカウンタ値を更新又は書き込む必要がある場合がある。以前の中断処理手法及び回路は、サービスしているＣＰＵからのクリア要求を低速クロック信号に同期させ、及び／又は、中断要求をクリアするためにハンドシェークアプローチを用いる。この結果、周辺機器回路がクリア要求を受信し、中断要求信号を除去するまでに、二つ又はそれ以上の遅いクロックサイクルの遅延となる。この中断クリア遅延は、特に高速及び低速クロック速度の大きな差に対して著しい。１０ＫＨｚの機能クロックで動作する周辺機器の場合、遅延は少なくとも２００マイクロ秒であり、これは１００ＭＨｚで動作するＣＰＵにとって著しい。この時間の間、高速クロックドメインＣＰＵは、同じサービスルーティングへの再エントリを回避するために待機しなければならない。また、初期の中断がクリアされる前に周辺機器回路内に別の中断事象が生じた場合、同じ周辺機器からの新しい中断事象が失われることになる。また、従来の中断処理回路及び手法は、ある程度のレイテンシを伴う中断要求を生成する。例えば、低速クロックドメイン中断生成条件は、立ち上がり低速クロックエッジに基づき得、中断要求信号は立ち上がり低速クロックエッジに従って生成されるか、又はその逆であり、低速クロック信号への同期化が、中断事象をサービスする際に更なる遅延をもたらす。
【発明の概要】
【0002】
記載される例は、低速クロックドメイン第２の回路による高速クロックドメイン第１の回路の中断を処理するための中断処理回路要素及び方法を含み、第１の回路は第１のクロック信号に従って動作し、第２の回路は第１のクロック信号より低速の第２のクロック信号に従って動作する。説明される中断処理回路が、中断入力信号を生成する中断生成器回路と、第２のクロック信号に対して非同期に第１の回路からの確認信号に応答して中断生成器回路をリセットする中断クリア回路とを含む。
【0003】
特定の例において、中断生成器回路は、中断要求信号を受信するための第１の入力と、中断クリア信号を受信するための第２の入力と、第１の回路を選択的に中断するために中断要求信号に同期される中断入力信号を提供するための出力とを含む。一例における中断クリア回路は、第１の回路からの確認信号に応答して中断生成器回路をリセットするための中断クリア信号を提供するために、第１のクロック信号に同期される出力を含む。
【0004】
より低速の第２のクロック信号に従って動作される第２の回路によって第１のクロック信号に従って動作される第１の回路の中断を管理する方法を説明する。この方法は、第２のクロック信号に同期される中断入力信号を生成すること、中断入力信号に応答して第１の回路に中断出力信号を提供すること、第１の回路からの確認信号に応答して第２のクロック信号に対して非同期に中断入力及び出力信号をクリアすることを含む。
【図面の簡単な説明】
【0005】
【図1】低速クロックドメイン第２の回路による高速クロックドメイン第１の回路の中断を管理するように構成される中断処理回路を示す概略図である。
【0006】
【図2】高速及び低速クロック速度の任意の比に対する図１の回路における動作信号を示す信号図である。
【0007】
【図3】高速及び低速クロック速度の１つの例示的な比に対する図１の回路における動作信号を示す信号図である。
【0008】
【図4】ミスした中断事象を有するハンドシェーキング確認中断処理手法を示す信号図である。
【0009】
【図5】同期化遅延を有する中断生成を示す信号図である。
【0010】
【図6】低速ドメイン回路による高速ドメイン回路の中断を管理するためのプロセス又は方法を図示するフローチャートである。
【発明を実施するための形態】
【0011】
図面において、全体を通して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。本説明において、「結合する」という用語は、間接的又は直接的な電気的又は機械的接続又はそれらの組み合わせを含む。例えば、第１のデバイスが第２のデバイスに結合するか、又は第２のデバイスと結合される場合、その接続は、直接電気的接続を介し得、又は一つ又は複数の介在デバイス及び接続を介した間接的電気的接続を介し得る。
【0012】
記載される例は、集積回路と、より遅い第２のクロック信号に従って動作される第２の回路によって第１のクロック信号に従って動作される第１の回路の中断を管理するための中断処理回路要素及びプロセスとを含む。記載された手法は、第１及び第２のクロックドメイン又は回路が、互いに非同期又は同期であり得る異なるクロック速度に従って動作される、種々の異なる応用例において用いられ得る。また、本記載される例は、単一の集積回路の第１及び第２のクロックドメイン回路に関連して、又は個別のＩＣ上の高速及び低速クロックドメイン回路又はその組み合わせに対して用いられ得る中断処理回路要素及び方法を提供する。
【0013】
図１は、中断処理回路１００と、第１の回路１０１（図ではＦ‐Ｄ ＣＫＴと記される「高速ドメイン回路」）と、第２の回路１０２（図１ではＳ‐Ｄ ＣＫＴと記される「低速ドメイン回路」）とを含むシステムを示す。第１及び第２の回路１０１及び１０２は、それぞれ、異なった第１及び第２のクロック信号のＦＣＬＫ及びＳＣＬＫに従って動作する。回路１０１及び１０２は個別の集積回路（ＩＣ）において形成することもでき、又は、単一の集積回路上の複数の回路ともし得る。回路１０１、１０２は、対応するクロック信号ＦＣＬＫ、ＳＣＬＫに従ったオペレーションを介する２つの個別のクロックドメインの一部である。クロック信号ＦＣＬＫ及びＳＣＬＫはすべての実施例の厳密な要件ではないが、クロック位相及び／又はクロック周波数に関して互いに独立して動作し得る。第１のクロック信号ＦＣＬＫは、回路ノード１０３上の第１の回路１０１のクロックソース（図示せず）によって提供され、クロック信号ＳＣＬＫは、ノード１０５上の第２の回路１０２のクロックソース（図示せず）によって提供される。第２のクロック信号ＳＣＬＫは、この例において第１のクロック信号ＦＣＬＫよりも遅い。
【0014】
中断処理回路１００は、中断生成器回路１１０と、同期化回路１２０と、第１の回路１０１によってサービスされる第２の回路１０２に関連する中断事象のシグナリング及びクリアを管理する中断クリア回路１１４、１１６とを含む。この例において、中断生成器回路１１０は、入力１０４及び１０５並びに出力１１８を含み、第１のクロック信号のＦＣＬＫに対して同期して第１の回路１０１を選択的に中断する。中断クリア回路１１４、１１６は、フリップフロップ１１６と、ＡＮＤゲート１１４と、第１の回路１０１からの確認信号ＡＣＫに応答して中断生成器回路１１０をリセットする中断クリア信号ＣＬＥＡＲを選択的に提供するために第１のクロック信号ＦＣＬＫに同期される出力１１５とを含む。また、中断クリア回路１１４、１１６は、第２のクロック信号のＳＣＬＫに対して非同期に中断生成器回路１１０をクリア又はリセットする。このようにして、中断処理回路１００は、従来の中断クリア回路に関連する同期化遅延を軽減又は回避し、中断生成器回路１１０による第２の回路１０２からの更なる中断への応答を容易にする。
【0015】
オペレーションにおいて、第２の回路１０２は、中断生成器回路１１０への入力としてノード１０４上に中断要求信号ＩＲを提供する。第２の回路１０２はまた、中断生成器回路をリセットするためリセット信号ＮＲＥＳＥＴ＿ＳＣＬＫを提供する出力ノード１０８を含む。中断生成器回路１１０は、同期化回路１２０への入力としてノード１１８において中断入力信号入力ＩＮＴ＿ＩＮを提供する。同期化回路１２０は、第１の回路１０１に接続されるノード１２８において中断出力信号ＩＮ＿ＯＵＴを提供する。次に、第１の回路１０１は、中断をサービスし、中断クリア回路１１４、１１６への入力として提供される、回路ノード１３０上の確認信号ＡＣＫを生成する。中断クリア回路１１４、１１６は、中断入力信号ＩＮＴ＿ＩＮをクリアするため、ノード１１５において中断クリア信号ＣＬＥＡＲを生成する。
【0016】
従来の高速／低速クロックドメイン中断処理回路及び手法は、典型的に、中断要求シグナリングにレイテンシ又は遅延を導入し、低速クロックドメインクリア信号同期化に起因する著しい遅延を受け、これは、中断のサービス及びクリアにおける遅延、及び潜在的に中断事象が失われるか又はミスされることにつながる恐れがある。
【0017】
第１の問題に対処するため、著しいレイテンシなしに中断を生成し得る解決策を提供する。この例では、中断生成器回路１１０は、このケースではデータ又は「Ｄ」フリップフロップである中断フラグ又は中断生成器フリップフロップ１１２を含み、これは、フリップフロップ１０６から受信した回路ノード１１１上の同期された中断要求信号ＳＥＴ＿ＦＬＡＧに従って中断入力信号ＩＮＴ＿ＩＮを生成する。フリップフロップ１０６は、ノード１０４からの中断要求信号ＩＲをデータ入力として受信し、低速クロックノード１０５に接続されるクロック入力を含む。オペレーションにおいて、第２の回路１０２は、アクティブハイ状態の中断要求信号ＩＲを活性化し、フリップフロップ１０６は、低速クロック信号ＳＣＬＫの次の立ち上がりエッジで、ハイ状態のノード１１１上の信号ＳＥＴ＿ＦＬＡＧを生成する。中断生成器フリップフロップ１１２のデータ（Ｄ）入力は、論理ハイ信号（図１における「１」）に接続され、フリップフロップ１１２のクロック入力は、同期された中断要求信号ＳＥＴ＿ＦＬＡＧをノード１１１から受信するように接続される。ＡＮＤゲート１１４は、フリップフロップ１１２のクリア入力ＣＬＲＺにＣＬＥＡＲ信号を提供して、第１の回路１０１からの確認信号ＡＣＫに応答して中断生成器回路１１０を選択的にリセットする。
【0018】
中断生成器出力１１８は、ローの第１の状態の中断クリア信号ＣＬＥＡＲを受信する第２の中断生成器入力１１５に応答して、ローの第１の状態の中断入力信号ＩＮＴ＿ＩＮを提供する。出力１１８は、中断クリア信号ＣＬＥＡＲがハイの第２の状態にあるとき、ローハイ遷移及び同期された中断要求信号ＳＥＴ＿ＦＬＡＧに応答して、ハイの第２の状態の中断入力信号ＩＮＴ＿ＩＮを提供する。ＣＬＥＡＲ信号がハイであるとき、フリップフロップ１１２は、中断要求信号ＩＲがハイ状態でアサートされたとき、低速クロック信号ＳＣＬＫの立ち上がりエッジ時又はその直後に、アクティブハイ状態の中断入力信号ＩＮＴ＿ＩＮを生成する。このようにして、中断要求信号ＳＥＴ＿ＦＬＡＧは、準安定性の問題を回避又は緩和するために、フリップフロップ１０６によって第２のクロック信号のＳＣＬＫに同期される。中断生成回路要素１１０は、図５に関連して以下に説明するようにハーフサイクル又はフルサイクル同期化遅延を被ることが多い、その他の中断生成回路要素と比較して著しい利点を提供する。回路１１０は、有利にも、第２の回路１０２から受信した中断要求信号ＩＲの立ち上がりエッジに対してタイムリーに中断入力信号ＩＮＴ＿ＩＮをアサートする。
【0019】
中断クリア回路１１４、１１６は、第１の回路１０１からの確認信号ＡＣＫに応答して、中断クリア信号ＣＬＥＡＲを低レベルの第１の状態で提供して、中断生成器回路１１０をリセットして、中断入力信号ＩＮＴ＿ＩＮを低レベルの第１の状態に設定する。この例において、フリップフロップ１１６はＤフリップフロップであり、データ入力「Ｄ」は、確認信号ＡＣＫを受信するためにノード１３０に接続され、クロック入力が、第１のクロック信号ＦＣＬＫを受信するためにノード１０３に接続される。フリップフロップ１１６の出力「Ｑ」は、図１に示すように、ノード１１３上にクリアフラグ信号ＣＬＲ＿ＦＬＡＧを提供するように接続される。ＡＮＤゲート１１４は、反転入力を介してＣＬＲ＿ＦＬＡＧ信号を受信し、ノード１０８を介して第２の回路１０２からリセット信号ＮＲＥＳＥＴ＿ＳＣＬＫを受信する。ＡＮＤゲート１１４へのこの第２の入力は、第２の回路１０２がＡＮＤゲート１１４をリセットすることを可能にする。他のあり得る実装において、ＡＮＤゲート１１４を省くことができ、ＣＬＲ＿ＦＬＡＧ信号が中断生成器フリップフロップ１１２のＣＬＲＺ入力に直接的に提供され得る。オペレーションにおいて、クリア回路要素１１４、１１６は、第２のクロック信号ＳＣＬＫに関連する遅延を同期させることなくハイに向かうＡＣＫ信号に応答してフリップフロップ１１２を迅速にクリアし、中断入力信号ＩＮＴ＿ＩＮ及び中断出力信号ＩＮＴ＿ＯＵＴを低速クロック信号ＳＣＬＫに対して非同期的にローにする。このようにして、第１の回路１０１が保留中の中断をサービスすると、保留中の中断信号ＩＮＴ＿ＯＵＴは迅速にクリアされ、したがって、第１の回路１０１は、第２の回路１０２からの更なる後続の中断を受信し、適切にサービスし得る。
【0020】
この例において、中断処理回路１００は同期化回路１２０も含む。オペレーションにおいて、回路１２０は、中断生成器回路１１０によって生成されたＩＮＴ＿ＩＮ信号に関する準安定性の問題を回避するために、高速の第１のクロック信号ＦＣＬＫに対して中断入力信号ＩＮＴ＿ＩＮを迅速に同期させる。同期化回路１２０は、中断入力信号ＩＮＴ＿ＩＮを受信するために中断生成器出力１１８に結合される入力と、中断出力信号ＩＮＴ＿ＯＵＴを第１の回路１０１に提供するために第１のクロック信号ＦＣＬＫに同期される出力１２８とを含む。この例において回路１２０は、中断生成器出力１１８に接続されるデータ入力Ｄを有する第１のフリップフロップ１２２と、第１のクロック信号ＦＣＬＫを受信するように接続されるクロック入力とを含む。第１の同期フリップフロップ１２２の出力１２４（Ｑ）は、ノード１０３において第１のクロック信号ＦＣＬＫに接続されるクロック入力も有する第２の同期フリップフロップ１２６のデータ入力Ｄに接続される。第２の同期フリップフロップ１２６の出力Ｑは、第１の回路１０１に接続されて、第１のクロック信号ＦＣＬＫに同期される中断出力信号ＩＮＴ＿ＯＵＴを提供する。同期化フリップフロップ１２２及び１２６は、各々、第１の回路１０１によって回路ノード１３２上に提供されるリセット信号ＮＲＥＳＥＴ＿ＦＣＬＫを受け取るように接続されるアクティブローのクリア入力ＣＬＲＺを含む。
【0021】
図２は、高速及び低速クロック速度の任意の比のための図１の中断処理回路１００における動作信号を図示する信号図２００を示す。この例において、第２のクロック信号ＳＣＬＫの２つの例示的なサイクルがカーブ（curve）２０２として示され、ＦＣＬＫカーブ２０４が、任意の数の高速クロック信号遷移を有し得、第１及び第２のクロック信号ＦＣＬＫ及びＳＣＬＫは、クロック速度及び位相関係に関して互いに対して完全に非同期とし得る。図２において分かるように、中断生成器回路１１０のフリップフロップ１０６は、第２のクロック信号ＳＣＬＫ（カーブ２０２）の立ち上がりエッジで第２の回路１０２からの中断要求信号ＩＲの立ち上がりエッジに応答して、ＳＥＴ＿ＦＬＡＧ信号（カーブ２０６）アクティブハイをアサートする。中断生成器回路１１０は、中断入力信号ＩＮＴ＿ＩＮを生成し、同期化回路１２０はこの信号を同期化し、第２のクロック信号ＳＣＬＫに対して非同期に２つのＦＣＬＫサイクル内で中断出力信号ＩＮＴ＿ＯＵＴ（カーブ２１０）において立ち上がりエッジを生成する。高速ドメインの第１の回路１０１が、関連する中断サービスルーチンを完了すると、第１の回路１０１はノード１３０において確認信号ＡＣＫをアサートし、これにより、中断クリアフリップフロップ１１６にアクティブハイデータ入力が提供される。第１のクロック信号ＦＣＬＫの次の立ち上がりエッジで、フリップフロップ１１６は、クリアフラグ信号ＣＬＲ＿ＦＬＡＧ(アクティブハイ、図２のカーブ２０８）をアサートする。この信号遷移は、信号生成器フリップフロップ１１２をクリアし、中断入力信号ＩＮＴをローに向かわせる。同期化回路１２０は、この立ち下がりエッジ遷移を２つの高速クロックサイクル内に同期化して、中断出力信号ＩＮＴ＿ＯＵＴの立ち下がりエッジを引き起こす。このようにして、中断処理回路要素１００は、確認信号ＡＣＫの２つのＦＣＬＫサイクル内に第１のクロック１０１に提供される中断信号ＩＮＴ＿ＯＵＴを効果的にクリアする。
【0022】
図３は、高速及び低速クロック速度の１つの例示的な比（例えば、約８）について、図１の回路における動作信号を示す。この例において、低速ドメイン（第２の）回路１０２は、高速ドメインＣＰＵ又はプロセッサ第１回路１０１によるＰＷＭタイマー周辺機器サービスである。この例において、高速ドメインＣＰＵは、電力コンバータ信号（図示せず）のパルス幅を制御するため閉ループ制御応用例において、ＰＷＭ制御周辺機器第２回路１０２にカウンタ値を提供する。周辺機器第２回路１０２は、カウント値をデクリメントし、カウント値が所定の値（例えば、本実装において「１」）に達すると、中断要求信号ＩＲを発行する。図３におけるカーブ３０２は低速クロック信号ＳＣＬＫを図示し、カーブ３０４は、ＰＷＭタイマー／カウンタデータ値を概略的に図示し、このケースでは、初期的に値３、２、１、０とデクリメントし、その後、高速クロックドメインＣＰＵによって別の値２に再プログラムされる。その後、周辺機器パルス幅変調タイマー第２回路１０２は、この値２から１にデクリメントし、その後、再び０にデクリメントする。この例において、カーブ３０６は、フリップフロップ１０６からのＳＥＴ＿ＦＬＡＧ信号出力を図示し、カーブ３０８が、高速ドメインクロック信号ＦＣＬＫを図示し、カーブ３１０が、同期化回路１２０からの中断出力信号ＩＮＴ＿ＯＵＴを図示し、カーブ３１２が、フリップフロップ１１６からのＣＬＥＡＲ＿ＦＬＡＧ信号を示す。この例において第２の回路１０２は、カウンタ値が「１」に達することに応答して中断要求信号をアサートする。図３において分かるように、中断出力信号ＩＮＴ＿ＯＵＴは、ＳＥＴ＿ＦＬＡＧ信号の立ち上がりエッジの２つの高速クロックサイクル内で立ち上がりエッジ遷移を受ける。中断出力信号に応答して、第１の回路１０１は、中断サービスルーチン又はプロセスを開始する。第１の回路１０１が中断サービスを完了すると、第１の回路１０１は確認信号ＡＣＫをアサートし、フリップフロップ１１６は、カーブ３１２として示されるＣＬＥＡＲ＿ＦＬＡＧ信号において立ち上がりエッジを生成する。ＣＬＥＡＲ＿ＦＬＡＧ信号遷移は、中断生成器フリップフロップ１１２をクリアし、同期化回路１２０は、２つの高速クロックサイクル内で中断出力信号ＩＮＴ＿ＯＵＴ(カーブ３１０）において、結果として生じる立ち下がりエッジを生じさせる。
【0023】
図２及び図３の例は、第２の回路１０２に関連する（例えば、２つの高速クロックサイクルにおける）中断事象の出現の第１の回路１０１の迅速な通知に関する中断処理回路１００の有利なオペレーションを図示する。また、回路１００は、第１の回路１０１による確認信号ＡＣＫのアサートに応答して、（例えば、２つの高速クロックサイクル内で）中断信号の高速非同期クリアを提供する。上述した中断処理回路要素１０１のこれらの迅速な応答利点は、図２及び図３に示すような著しい利点を提供する。また、これらの利点は、速いクロック速度と遅いクロック速度との間の比が増大される場合により顕著である。したがって、記載された回路及び手法の利点は、比較的遅いクロック速度の第２の回路１０２と相互作用する、高速ＣＰＵ又は他の高速クロックドメイン回路要素に関連して特定の有用性を見出す。
【0024】
図４は、ミスした中断事象を備える、ハンドシェーキング確認中断処理手法を示す信号図４００を提供する。図４におけるカーブ４０２は、例示的な低速クロック信号（図４においてＬＯＷ ＣＬＯＣＫと記される）を図示し、カーブ４０４が、ＰＷＭタイマー周辺機器におけるカウンタ又はタイマー値（ＰＷＭ ＤＡＴＡ）の別の例を図示し、カーブ４０６が、ＰＷＭタイマー周辺機器から高速クロックドメインプロセッサ回路への中断信号（ＩＮＴＥＲＲＵＰＴ）を図示し、カーブ４０８が、例示的な高速クロック信号（ＦＡＳＴ ＣＬＯＣＫ）を示す。図４のカーブ４１０は、高速クロック信号に同期される中断信号を示し、カーブ４１２が、高速クロックドメイン回路からの例示的な中断クリア事象を示す。更なるカーブ４１４が、低速クロック信号に同期される中断クリア事象信号を図示し、カーブ４１６が、周辺機器回路から高速クロックドメイン回路への中断クリア事象確認ハンドシェーキング信号を図示する。図４の信号は、高速及び低速クロックドメイン回路要素間の従来のハンドシェーキング／確認ベースの中断処理の不利な結果を図示する。カーブ４０４及び４０６に見られるように、例えば、遅いドメイン回路１０２は、カウンタ値が「１」に達することに応答して中断信号ＩＲを生成し、後続の高速ドメイン回路中断サービスルーチンは、遅いドメインＰＷＭカウンタ値を「２」に再プログラムする。しかしながら、（カーブ４１２、４１４、及び４１６に示される）低速の第２のクロック信号への中断クリア事象の同期化は、中断シグナリング（カーブ４１４の立ち下がりエッジ）を実際に終了させるために信号（カーブ４０６の立ち下がりエッジ）を提供する際に著しい同期化遅延をもたらす。暫定遅延において、この例では、ＰＷＭカウンタ値は再度１に遷移しているが、高速クロックドメイン回路は、この第２の中断事象に応答して適切にサービスすることができない。図１〜図３に関連して上述したように、上述の中断処理回路要素１００は、中断要求シグナリングの迅速な非同期クリアを有利に提供し、それによって、図４に図示された欠点を回避又は緩和するために高速クロックドメイン回路１０１による適切な中断サービス処理を助ける。
【0025】
図５は、高速中断要求信号生成に関する中断処理回路要素１００の利点を図示する信号図５００を提供する。図５は、低速クロック信号ＳＣＬＫを図示するカーブ５０２と、ＰＷＭのタイマー周辺機器カウンタ値を図示するカーブ５０４と、異なるレイテンシの生成された中断信号を図示するカーブ５０６、５０８、５１０とを含む。特に、カーブ５０６は、低速クロック信号サイクルの半分に対応するハーフサイクルレイテンシを有する中断信号（例えば、高速クロックドメインサービス回路に提供されるＩＮＴＨＬ）を図示し、カーブ５０８は、フルの低速クロックサイクルレイテンシを有する中断信号のＩＮＴＦＬを図示する。対照的に、カーブ５１０は、上述した図１（ＩＮＴ＿ＯＵＴ)において中断生成器１１０及び同期化器１２０によって提供される高速中断生成を示す。前述のように、以前の解決策は同期化回路要素（図示せず）を用いて、ハーフサイクル遅延（たとえば、カーブ５０６）又はフル低速クロックサイクル遅延（カーブ５０８）を導入する、低速クロック回路要素における中断事象に関連するシグナリングを同期させる。対照的に、上述の回路１００は、低速クロックドメイン同期化器を用いず、中断要求信号ＳＥＴ＿ＦＬＡＧを、非同期ロジックが完全に含まれるように信号ＩＮＴ＿ＯＵＴとして高速クロックドメインに同期された後、中断要求ラインとして搬送する。この点に関し、ノード１１１上のＳＥＴ＿ＦＬＡＧ信号は、中断入力信号ＩＮＴ＿ＩＮを生成するフリップフロップ１１２へのクロックとして用いられ、回路要素１１０、１２０は、低速クロックドメインにおいていかなる不利益もなしに中断出力信号ＩＮＴ＿ＯＵＴを生成する。
【0026】
図６は、第１のクロック信号より遅い第２のクロック信号に従って動作される第２の回路（例えば、回路１０２）によって第１のクロック信号に従って動作される第１の回路（例えば、上述の回路１０１）の中断を管理する方法６００を示す。方法６００は、上述の回路１００など、又は他の回路要素（図示せず）における、任意の好適な中断処理回路要素を用いて実装され得る。６０２において、第２のクロック信号に同期される中断信号が生成される。一例において、上述の低速クロックドメイン回路１０２は、フリップフロップ１０６を介してＳＣＬＫ信号に同期されるＳＥＴ＿ＦＬＡＧ信号を中断生成器フリップフロップ１１２に提供する。これは、遅いクロックドメインレイテンシを伴わずに、６０２において中断入力信号ＩＮＴ＿ＩＮを生成する（例えば、上述の図５のカーブ５０６及び５０８に示される遅延を回避する）。
【0027】
６０４及び６０６において、中断出力信号が、中断入力信号に応答して第１の回路１０１に提供される。上述した例では、図６における６０４において、中断生成器フリップフロップ１１２が中断入力信号ＩＮＴ＿ＩＮを同期化回路１２０に提供し、同期化回路１２０は、高速クロック信号ＦＣＬＫに同期して、６０６において中断出力信号ＩＮＴ＿ＯＵＴを第１の回路１０１に提供する。６０８において、第１の回路は、高速クロック信号ＦＣＬＫに同期される確認信号（例えば、上述のＡＣＫ）を提供する。方法６００は、６１０において中断入力及び出力信号をクリアすることを更に含む。いくつかの例において、ＩＮＴ＿ＩＮ及びＩＮＴ＿ＯＵＴ信号は、確認信号ＡＣＫに応答して、クリア回路要素１１４、１１６によって第２のクロック信号ＳＣＬＫに対して非同期にクリアされる。回路１００において、中断入力及び出力信号ＩＮＴ＿ＩＮ及びＩＮＴ＿ＯＵＴは、クリアフリップフロップ１１６が確認信号ＡＣＫを受信した後、第１のクロック信号ＦＣＬＫの２サイクル内に迅速にクリアされる。
【0028】
記載される例は、高速クロックドメインにおいて生成されるクリア事象信号の低速クロックドメイン同期化を用いる他の解決策に比して著しい応答時間利点を提供する。図４に示すように、そのような代替解決策は、高速クロックドメイン回路要素に提供される中断信号を実際にクリアする前に、同期化のために２つの追加の低速クロックサイクルを消費する。これに対し、記載された回路要素１００及び方法６００は、低速クロック信号ＳＣＬＫに非同期的に低速クロックドメインにおいて生成された中断をクリアすることによって、そのような追加の中断クリアレイテンシ又は遅延を回避する。例えば、回路１００において、高速クロックドメイン回路１０１からのクリア事象信号ＡＣＫを非同期的に用いて、中断入力信号ＩＮＴ＿ＩＮを生成する同じフリップフロップ１１２をクリアして、低速クロックドメインにおける何の不利益もなく、中断出力信号ＩＮＴ＿ＯＵＴを確実にクリアする。中断生成のため、説明された回路及び方法は、同期化回路１２０を用いて高速クロック信号ＦＣＬＫに対して同期して中断出力信号ＩＮＴ＿ＯＵＴを搬送して、クリアなシグナリングを保証し、如何なる非同期経路（例えば、準安定性）も回避する。この同期化は実際には、特に第１のクロック速度が低速クロック速度より著しく高い場合に、小さな遅延である。また、記載された回路１００は、高速クロックドメインに完全に同期されるように最終的な中断ラインを依然として維持しながら、高速非同期クリア経路を実装する。
【0029】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】

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