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特表 2020-507247出願番号 特願 2019-537113
エリア効率のよいデジタルアナログ及びアナログデジタルコンバータ
出願人 日本テキサス・インスツルメンツ株式会社（識別番号 390020248）
2026年 特許公開件数ランキング 2644位 5件（※）
2026年 特許取得件数ランキング 2728位 5件（※）
出願人 テキサス インスツルメンツ インコーポレイテッド（識別番号 507107291）
2026年 特許公開件数ランキング 405位 60件（※）
2026年 特許取得件数ランキング 468位 42件（※）
公報発行日 2020年3月5
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】特表2020-507247(P2020-507247A)
(43)【公表日】2020年3月5日
(54)【発明の名称】エリア効率のよいデジタルアナログ及びアナログデジタルコンバータ
(51)【国際特許分類】
H03M 1/46 20060101AFI20200207BHJP
【ＦＩ】
H03M1/46
【審査請求】有
【予備審査請求】未請求
【全頁数】22
(21)【出願番号】特願2019-537113(P2019-537113)
(86)(22)【出願日】2017年1月6日
(85)【翻訳文提出日】2019年9月4日
(86)【国際出願番号】CN2017070373
(87)【国際公開番号】WO2018126427
(87)【国際公開日】20180712
(81)【指定国】
AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】シュアン ワン
(72)【発明者】
【氏名】ジュン ジャン
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA06
(57)【要約】
Ｍビットデジタル値をアナログ信号に変換するデジタルアナログコンバータ（ＤＡＣ）（１００）が、容量性ＤＡＣ（１０４）及び抵抗性ＤＡＣ（１１６）を含む。容量性ＤＡＣ（１０４）は、デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される。抵抗性ＤＡＣは、デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢ）をアナログ信号に変換するように構成される。抵抗性ＤＡＣは、粗ＤＡＣ（１０６）及び微細ＤＡＣ（１０８）を含む。粗ＤＡＣは、Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される。粗ＤＡＣの出力が、容量性ＤＡＣ（１０４）の第１のコンデンサに切り換え可能に結合される。微細ＤＡＣ（１０８）は、Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される。微細ＤＡＣ（１０８）の出力が、容量性ＤＡＣ（１０４）の第２のキャパシタにスイッチ可能に結合される。
【特許請求の範囲】
【請求項1】
アナログデジタルコンバータ（ＡＤＣ）であって、
アナログ入力信号を最も良く表すデジタル値のバイナリサーチを実施するように構成される逐次比較回路要素、及び
前記逐次比較回路要素に結合されるデジタルアナログコンバータ（ＤＡＣ）、
を含み、
前記ＤＡＣが、Ｍビットデジタル値をアナログ信号に変換するように構成され、
前記ＤＡＣが、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣの第１のインスタンスと、
を含み、
前記抵抗性ＤＡＣが、前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣと、前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣとを含む、
ＡＤＣ。
アナログ入力信号を最も良く表すデジタル値のバイナリサーチを実施するように構成される逐次比較回路要素、及び
前記逐次比較回路要素に結合されるデジタルアナログコンバータ（ＤＡＣ）、
を含み、
前記ＤＡＣが、Ｍビットデジタル値をアナログ信号に変換するように構成され、
前記ＤＡＣが、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣの第１のインスタンスと、
を含み、
前記抵抗性ＤＡＣが、前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣと、前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣとを含む、
ＡＤＣ。
【請求項2】
請求項１に記載のＡＤＣであって、前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、ＡＤＣ。
【請求項3】
請求項１に記載のＡＤＣであって、前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器及び２Ｒ個のスイッチを含み、前記スイッチの各々が、前記粗ＤＡＣにおける異なる電圧に接続される、請求項１に記載のＡＤＣ。
【請求項4】
請求項３に記載のＡＤＣであって、前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、ＡＤＣ。
【請求項5】
請求項１に記載のＡＤＣであって、前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含み、前記スイッチの各々が、前記ユニット抵抗器の１個のユニット抵抗器の端子に接続される、ＡＤＣ。
【請求項6】
請求項５に記載のＡＤＣであって、前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、ＡＤＣ。
【請求項7】
請求項６に記載のＡＤＣであって、前記微細ＤＡＣが、前記底部基準電圧に接続された前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を含む、ＡＤＣ。
【請求項8】
請求項７に記載のＡＤＣであって、前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続されたユニット抵抗器の２（Ｍ−Ｎ−Ｒ）−１個と並列に接続される所与のユニット抵抗器を含み、前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記２（Ｍ−Ｎ−Ｒ）−１ユニット抵抗器の共通端子に接続される、ＡＤＣ。
【請求項9】
請求項７に記載のＡＤＣであって、前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも一つ又は並列に接続された前記ユニット抵抗器の少なくとも一つを置き換える較正回路を含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが、前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含む、
ＡＤＣ。
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが、前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含む、
ＡＤＣ。
【請求項10】
請求項１に記載のＡＤＣであって、前記粗ＤＡＣが、
ロー毎にＲ個のユニット抵抗器及びコラム毎にＲ個のユニット抵抗器のアレイとして配される２Ｒ個の順次接続されるユニット抵抗器、
各々が、前記順次接続されたユニット抵抗器の各々に対応する、２Ｒ個のスイッチ、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダ、
各々が前記アレイのコラムに対応する、Ｒ個のコラムスイッチ、及び
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタ、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、
ＡＤＣ。
ロー毎にＲ個のユニット抵抗器及びコラム毎にＲ個のユニット抵抗器のアレイとして配される２Ｒ個の順次接続されるユニット抵抗器、
各々が、前記順次接続されたユニット抵抗器の各々に対応する、２Ｒ個のスイッチ、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダ、
各々が前記アレイのコラムに対応する、Ｒ個のコラムスイッチ、及び
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタ、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、
ＡＤＣ。
【請求項11】
請求項１に記載のＡＤＣであって、
前記抵抗性ＤＡＣの第２インスタンスをさらに含み、
前記抵抗性ＤＡＣの前記第１のインスタンスに対し、
前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、
前記抵抗性ＤＡＣの前記第２インスタンスに対し、
前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、
ＡＤＣ。
前記抵抗性ＤＡＣの第２インスタンスをさらに含み、
前記抵抗性ＤＡＣの前記第１のインスタンスに対し、
前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、
前記抵抗性ＤＡＣの前記第２インスタンスに対し、
前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、
ＡＤＣ。
【請求項12】
Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣ、及び
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢ）をアナログ信号に変換するように構成される抵抗性ＤＡＣの第１のインスタンス、
を含み、
前記抵抗性ＤＡＣが、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、前記微細ＤＡＣと、
を含む、
ＤＡＣ。
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣ、及び
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢ）をアナログ信号に変換するように構成される抵抗性ＤＡＣの第１のインスタンス、
を含み、
前記抵抗性ＤＡＣが、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、前記微細ＤＡＣと、
を含む、
ＤＡＣ。
【請求項13】
請求項１２に記載のＤＡＣであって、
前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器及び２Ｒ個のスイッチを含み、前記スイッチの各々が、前記粗ＤＡＣの異なる電圧に接続され、
前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、
ＤＡＣ。
前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器及び２Ｒ個のスイッチを含み、前記スイッチの各々が、前記粗ＤＡＣの異なる電圧に接続され、
前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、
ＤＡＣ。
【請求項14】
請求項１２に記載のＤＡＣであって、
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含み、前記スイッチの各々が、前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、
前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、
前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、
ＤＡＣ。
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含み、前記スイッチの各々が、前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、
前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、
前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、
ＤＡＣ。
【請求項15】
請求項１４に記載のＤＡＣであって、前記微細ＤＡＣが、前記底部基準電圧に接続される前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を含む、ＤＡＣ。
【請求項16】
請求項１５に記載のＤＡＣであって、
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続された２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器と並列に接続される所与のユニット抵抗器を含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記ユニット抵抗器の共通端子に接続される、
ＤＡＣ。
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続された２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器と並列に接続される所与のユニット抵抗器を含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記ユニット抵抗器の共通端子に接続される、
ＤＡＣ。
【請求項17】
請求項１５に記載のＤＡＣであって、前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも一つ又は並列に接続された前記ユニット抵抗器の少なくとも一つを置き換える較正回路を含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが、前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含み、
ｘがゼロより大きい、ＤＡＣ。
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが、前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含み、
ｘがゼロより大きい、ＤＡＣ。
【請求項18】
請求項１２に記載のＤＡＣであって、前記粗ＤＡＣが、
ロー毎にＲ個のユニット抵抗器及びコラム毎にＲ個のユニット抵抗器のアレイとして配される２Ｒ個の順次接続されるユニット抵抗器、
各々が、前記順次接続されたユニット抵抗器の各々に対応する、２Ｒ個のスイッチ、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダ、
各々が前記アレイのコラムに対応する、Ｒ個のコラムスイッチ、及び
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタ、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、
ＤＡＣ。
ロー毎にＲ個のユニット抵抗器及びコラム毎にＲ個のユニット抵抗器のアレイとして配される２Ｒ個の順次接続されるユニット抵抗器、
各々が、前記順次接続されたユニット抵抗器の各々に対応する、２Ｒ個のスイッチ、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダ、
各々が前記アレイのコラムに対応する、Ｒ個のコラムスイッチ、及び
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタ、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、
ＤＡＣ。
【請求項19】
請求項１２に記載のＤＡＣであって、
前記抵抗性ＤＡＣの第２インスタンスをさらに含み、
前記抵抗性ＤＡＣの前記第２のインスタンスに対し、
前記抵抗性ＤＡＣの前記第２のインスタンスの前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記抵抗性ＤＡＣの前記第２のインスタンスの前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、
ＤＡＣ。
前記抵抗性ＤＡＣの第２インスタンスをさらに含み、
前記抵抗性ＤＡＣの前記第２のインスタンスに対し、
前記抵抗性ＤＡＣの前記第２のインスタンスの前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記抵抗性ＤＡＣの前記第２のインスタンスの前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、
ＤＡＣ。
【請求項20】
Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣ、及び
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣ、
を含み、
前記抵抗性ＤＡＣが、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器及び２Ｒ個のスイッチを含み、前記スイッチの各々が、前記粗ＤＡＣの異なる電圧に接続され、前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣが、２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含み、前記スイッチの各々が、前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの抵抗がユニット抵抗と等価な抵抗である、前記微細ＤＡＣと、
を含む、
ＤＡＣ。
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣ、及び
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣ、
を含み、
前記抵抗性ＤＡＣが、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器及び２Ｒ個のスイッチを含み、前記スイッチの各々が、前記粗ＤＡＣの異なる電圧に接続され、前記粗ＤＡＣの出力が、前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣが、２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含み、前記スイッチの各々が、前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記微細ＤＡＣの出力が、前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの抵抗がユニット抵抗と等価な抵抗である、前記微細ＤＡＣと、
を含む、
ＤＡＣ。
【発明の詳細な説明】
【技術分野】
【0001】
アナログデジタルコンバータ（ＡＤＣ）は、連続的な信号（すなわち、アナログ信号）を離散時間（デジタル）表現に変換する電子デバイスである。アナログデジタルコンバータは、入力アナログ電圧又は電流をデジタル値に変換し得る。デジタル値は、入力アナログ信号の電圧レベルの大きさに比例し得る。コンバータの解像度は、アナログ値の範囲にわたって生成することができる離散値の数を示す。値がバイナリ形式で電子的にストアされる場合、解像度はビットで表される。
【背景技術】
【0002】
逐次比較タイプＡＤＣはアナログ電圧入力をサンプルし、アナログ電圧入力を最も良く表すデジタル値に収束するようにバイナリサーチを適用する。逐次比較ＡＤＣでは、制御回路要素がデジタルアナログコンバータ（ＤＡＣ）に近似値を提供する。ＤＡＣは近似値からアナログ電圧を生成し、コンパレータは、サンプリングされ保持されたアナログ電圧入力をＤＡＣによって生成された電圧と比較する。制御回路要素は、比較された電圧に基づいて、デジタル出力値の各ビットの値を逐次的に決定する。
【発明の概要】
【0003】
ＡＤＣにおいて用いるための逐次比較アナログデジタルコンバータ（ＡＤＣ）及びデジタルアナログコンバータ（ＤＡＣ）が本明細書において開示される。一実施例において、アナログデジタルコンバータ（ＡＤＣ）が、逐次比較回路要素及びデジタルアナログコンバータ（ＤＡＣ）を含む。逐次比較回路要素は、アナログ入力信号を最も良く表すデジタル値についてバイナリサーチを実施するように構成される。ＤＡＣは、逐次比較ロジックに結合される。ＤＡＣは、Ｍビットデジタル値をアナログ信号に変換するように構成される。ＤＡＣは、容量性ＤＡＣ及び抵抗性ＤＡＣを含む。容量性ＤＡＣは、デジタル値のＮ個の上位ビット（ＭＳＢｓ）をアナログ信号に変換するように構成される。抵抗性ＤＡＣは、デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される。抵抗性ＤＡＣは、粗ＤＡＣ及び微細ＤＡＣを含む。粗ＤＡＣは、Ｍ−Ｎ個のＬＳＢｓの上位Ｒビットをアナログ信号に変換するように構成される。微細ＤＡＣは、Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個のＬＳＢｓをアナログ信号に変換するように構成される。
【0004】
別の実施例において、Ｍビットデジタル値をアナログ信号に変換するＤＡＣが、容量性ＤＡＣ及び抵抗性ＤＡＣを含む。容量性ＤＡＣは、デジタル値のＮ個のＭＳＢｓをアナログ信号に変換するように構成される。抵抗性ＤＡＣは、デジタル値のＭ−Ｎ個のＬＳＢｓをアナログ信号に変換するように構成される。抵抗性ＤＡＣは、粗ＤＡＣ及び微細ＤＡＣを含む。粗ＤＡＣは、Ｍ−Ｎ個のＬＳＢｓの上位Ｒビットをアナログ信号に変換するように構成される。粗ＤＡＣの出力が、容量性ＤＡＣの第１のコンデンサに切り換え可能に結合される。微細ＤＡＣは、Ｍ−Ｎ個のＬＳＢｓのＭ−Ｎ−Ｒ個のＬＳＢｓをアナログ信号に変換するように構成される。微細ＤＡＣの出力が、容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される。
【0005】
更なる実施例において、Ｍビットデジタル値をアナログ信号に変換するためのＤＡＣが、容量性ＤＡＣ及び抵抗性ＤＡＣを含む。容量性ＤＡＣは、デジタル値のＮ個のＭＳＢｓをアナログ信号に変換するように構成される。抵抗性ＤＡＣは、デジタル値のＭ−Ｎ個のＬＳＢｓをアナログ信号に変換するように構成される。抵抗性ＤＡＣは、粗ＤＡＣ及び微細ＤＡＣを含む。粗ＤＡＣは、Ｍ−Ｎ個のＬＳＢの上位Ｒビットをアナログ信号に変換するように構成される。粗ＤＡＣは、順次接続される２Ｒ−１個のユニット抵抗器と２Ｒ個のスイッチとを含む。スイッチの各々は、粗ＤＡＣの異なる電圧に接続される。粗ＤＡＣの出力が、容量性ＤＡＣの第１のコンデンサに切り換え可能に結合される。微細ＤＡＣは、Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個のＬＳＢｓをアナログ信号に変換するように構成される。微細ＤＡＣは、２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器及び２（Ｍ−Ｎ−Ｒ）個のスイッチを含む。微細ＤＡＣのスイッチの各々は、微細ＤＡＣのユニット抵抗器の１個のユニット抵抗器の端子に接続される。微細ＤＡＣの出力が、容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される。微細ＤＡＣの抵抗はユニット抵抗器に相当する。
【0006】
種々の例の詳細な説明のために、ここで、添付の図面が参照される。
【図面の簡単な説明】
【0007】
【図1】種々の例に従ったデジタルアナログコンバータ（ＤＡＣ）を含む逐次比較アナログデジタルコンバータ（ＡＤＣ）の概略図を示す。
【0008】
【図2】種々の例に従った逐次比較ＡＤＣでの使用に適した抵抗性ＤＡＣの概略図を示す。
【0009】
【図3A】種々の例に従った逐次比較ＡＤＣでの使用に適した微細ＤＡＣの例を示す。
【図3B】種々の例に従った逐次比較ＡＤＣでの使用に適した微細ＤＡＣの例を示す。
【0010】
【図4】種々の例に従った逐次比較ＡＤＣでの使用に適した抵抗性ＤＡＣの概略図を示す。
【0011】
【図5】種々の例に従った復号回路要素を有する微細ＤＡＣのブロック図を示す。
【0012】
【図6】種々の例に従った逐次比較ＡＤＣでの使用に適したＤＡＣの概略図を示す。
【0013】
【図7A】種々の例に従った微細ＤＡＣでの使用に適した較正回路要素の概略を示す。
【図7B】種々の例に従った微細ＤＡＣでの使用に適した較正回路要素の概略を示す。
【図7C】種々の例に従った微細ＤＡＣでの使用に適した較正回路要素の概略を示す。
【0014】
【図8】種々の例に従った較正回路要素を含む微細ＤＡＣを示す。
【0015】
【図9】種々の例に従った差動逐次比較ＡＤＣにおける使用に適した差動ＤＡＣの概略図を示す。
【発明を実施するための形態】
【0016】
下記記載及び特許請求の範囲の全般にわたって、特定のシステム構成要素を指すために、一定の用語が用いられる。当業者であれば理解するように、異なる会社が、或る構成要素を異なる名称で言及し得る。本明細書は、機能ではなく名称の異なる構成要素同士を区別することを意図していない。これ以降の説明及び特許請求の範囲において、「含む」及び「備える」という用語は非限定形式で用いられ、従って、「含むけれども、〜に限定されない」ということを意味すると解釈すべきである。また、「結合する」という用語は、間接的又は直接的な有線又はワイヤレス接続のいずれかを意味することが意図される。従って、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するもの、又は他のデバイス及び接続を介する間接的接続を介するものとすることができる。「に基づく」という記載は、「に少なくとも部分的に基づく」を意味することを意図している。従って、ＸがＹに基づく場合、Ｘは、Ｙ、及び任意の数の他の要因の関数であり得る。
【0017】
アナログデジタルコンバータ（ＡＤＣ）及びデジタルアナログコンバータ（ＤＡＣ）はしばしば、より大きな集積回路のサブシステムとして組み込まれる。例えば、マイクロコントローラ集積回路が、ＤＡＣ又はＡＤＣを含み得る。ＡＤＣ又はＤＡＣの回路エリアは、集積回路の全体的なコストに影響を及ぼす１つの要因である。その結果、ＡＤＣ又はＤＡＣ回路エリアの低減が、集積回路コストの低減をもたらし得る。
【0018】
本明細書において開示されるＤＡＣ及びＡＤＣの実施例は、容量性ＤＡＣ及び抵抗性ＤＡＣの両方を含むハイブリッド容量性抵抗性ＤＡＣを含む。抵抗性ＤＡＣは、従来のハイブリッドＤＡＣよりも実質的に少ない抵抗器で実装される粗抵抗性ＤＡＣ及び微細抵抗性ＤＡＣを含む。例えば、従来のハイブリッド容量性抵抗性ＤＡＣでは、７ビット抵抗性ＤＡＣが１２８個のユニット抵抗器及び１２８個のスイッチを含み得る。対照的に、本開示の実施例に従った７ビット抵抗性のＤＡＣは、３１個のユニット抵抗器及び２４個のスイッチのみを含み得る。そのため、本明細書において開示される抵抗器ラダーＤＡＣは、従来の抵抗器ラダーＤＡＣよりも、より少ない抵抗器、より少ないスイッチを含み、より少ない回路エリアを占有し、より少ない電力を消費する。本明細書において開示される抵抗性ＤＡＣの実施例はまた、基準バッファ設計複雑度を低減し、従来のＲ−２Ｒ ＤＡＣに対して、ＤＡＣインピーダンス及び電流負荷切り替えによって導入されるノイズを低減する、一定のインピーダンス及び電流負荷を提供する。
【0019】
図１は、種々の例に従った逐次比較ＡＤＣ１００の概略図を示す。ＡＤＣ１００は、ハイブリッド容量性抵抗性ＤＡＣ１０２及び逐次比較回路要素１１４を含む。ＤＡＣ１０２は、容量性ＤＡＣ１０４と、粗抵抗性ＤＡＣ１０６及び微細抵抗性ＤＡＣ１０８を含む抵抗性ＤＡＣ１１６とを含む。容量性ＤＡＣ１０４は、コンデンサ１１０−１〜１１０−１２として図１に図示されるコンデンサ１１０を含む。容量性ＤＡＣ１０４は、５ビットＤＡＣとして図示されている。いくつかの実施例では、容量性ＤＡＣ１０４は、異なる数のビットを変換することができ、異なる数のコンデンサ１１０を含み得る。コンデンサ１１０は、コンパレータ１１２と、コンデンサ１１０を入力信号、参照信号、又は抵抗性ＤＡＣ１１６の出力に切り換え可能に接続する、複数のスイッチとに結合される。
【0020】
逐次比較回路要素１１４は、コンパレータ１１２の出力を適用して、ＤＡＣ１０２がアナログ入力信号に振幅的に最も近いアナログ信号（例えば、ＡＩＮＰ／Ｍ）に変換する値のバイナリサーチを実施する。逐次比較回路要素１１４は、容量性ＤＡＣ１０４、粗抵抗性ＤＡＣ１０６、及び微細抵抗性ＤＡＣ１０８の動作を制御する信号を生成する。例えば、逐次比較回路要素１１４は、容量性ＤＡＣ１０４の各ビットに関連する電圧をテストするために、アナログ入力、基準電圧ＤＡＣ出力、及び抵抗性ＤＡＣ出力の間でコンデンサ１１０を切り替える信号を提供し得る。逐次比較回路要素１１４は、容量性ＤＡＣ１０４に供給されるビットのものより低い有意を有するデジタル値のビットを表す信号を抵抗性ＤＡＣ１１６に提供し得る。抵抗性ＤＡＣ１１６に供給される信号のうち、より高い有意性のビットを表す選択された数の信号が、粗抵抗性ＤＡＣ１０４に提供され得、より低い有意性のビットを表す信号が微細抵抗性ＤＡＣ１０８に提供され得る。例えば、１２ビットのデジタル値をアナログ信号に変換するＤＡＣ１０２の一実施形態では、容量性ＤＡＣ１０４は、デジタル値の５個の上位ビット（例えば、ビット１１〜７）をアナログ信号に変換し得、粗抵抗性ＤＡＣ１０６は、次の４個のビット（例えば、ビット６〜３）をアナログ信号に変換し、微細抵抗性ＤＡＣ１０８は、下位の３個のビット（例えば、ビット２〜０）をアナログ信号に変換し得る。ＤＡＣ１０２の実施例は、様々な数のデジタルビットをアナログ信号に変換することができ、容量性ＤＡＣ１０４、粗ＤＡＣ１０６、及び微細ＤＡＣ１０８の各々は、様々な数のビットをＤＡＣ１０２の異なる実施例においてアナログ信号に変換し得る。
【0021】
図２は、種々の例に従った逐次比較ＡＤＣ１００における使用に適した抵抗性ＤＡＣ１１６の概略図を示す。抵抗性ＤＡＣ１１６は、粗ＤＡＣ１０６及び微細ＤＡＣ１０８を含む。粗ＤＡＣ１０６は、直列に接続される複数のユニット抵抗器２０２（ユニット抵抗器２０２‐Ｘとして図示される）を含む。例えば、粗ＤＡＣ１０６は、４ビットＤＡＣとして図２に図示され、直列に接続される１５のユニット抵抗器２０２−２〜２０２−１６を含む。粗ＤＡＣ１０６はまた、複数のスイッチ２０４−０〜２０４−１５（集合的にスイッチ２０４）を含む。スイッチ２０４−１〜２０４−１５ユニット抵抗器２０２の各々は、１つのユニット抵抗器２０２の端子に接続される。スイッチ２０４−０は底部基準電圧源ＶＲＢ（例えば、接地）に接続される。逐次比較回路要素１１４は、スイッチ２０４の開閉を制御して、４ビットデジタル値の各々に対して粗ＤＡＣ１０６に電圧出力を生成する。ユニット抵抗器２０２−１５は頂部基準電圧源（例えば、ＶＲＴ）に接続される。このように、粗ＤＡＣ１０６の４ビット実施例が、１５個のユニット抵抗器２０２及び１６個のスイッチ２０４を含む。粗ＤＡＣ１０６はまた、各異なる４ビットデジタル値に対応するスイッチ２０４のうちの１つを選択的に閉じるため逆多重化回路要素を含み得る。
【0022】
微細ＤＡＣ１０８は、一端で粗ＤＡＣ１０６に接続され、反対の端部で底部基準電圧源に接続される。微細ＤＡＣ１０８は、１つのユニット抵抗器２０２と等価な抵抗を提供するように構成されるユニット抵抗器２０２を含む。図２において、微細ＤＡＣ１０８の例示の実施例は、３ビットＤＡＣである。微細ＤＡＣ１０８は、直列に接続される第１の複数のユニット抵抗器（２０２−１Ａ、２０２−１Ｂ、２０２−１Ｃ、２０２−１Ｄ、２０２−１Ｅ、２０２−１Ｆ、２０２−１Ｇ）、及び第１の複数のユニット抵抗器２０２に並列に接続される単一のユニット抵抗器２０２−１Ｈを含む。第２の複数のユニット抵抗器（２０２−１Ｊ〜２０２−１Ｋ）が互いに並列に接続され、ユニット抵抗器２０２−１Ａ〜２０２−１Ｈによって形成された結合抵抗と直列に接続される。第２の複数のユニット抵抗器２０２は、底部基準電圧源に接続される。第２の複数の抵抗器の数は、第１の複数の抵抗器の数よりも１つ多くし得る。微細ＤＡＣ１０８はまた、複数のスイッチ２０５（２０５−０〜２０５−７）を含む。スイッチ２０５−１〜２０５−７の各々は、２つのユニット抵抗器２０２の接合に接続される。スイッチ２０５−０は、底部基準電圧に接続される。このように、微細ＤＡＣ１０８の３ビット実施例が、１６個のユニット抵抗器２０２及び８個のスイッチ２０５を含む。微細ＤＡＣ１０８はまた、それぞれの異なる３ビットデジタル値に対応するスイッチ２０５のうちの１つを選択的に閉じるため逆多重化回路要素を含み得る。
【0023】
このように、図２の７ビット抵抗性ＤＡＣ１１６は、３１個の抵抗器及び２４個のスイッチを含む。対照的に、従来の７ビット抵抗性ＤＡＣは、１２８個の抵抗器及び１２８個のスイッチを含み得る。
【0024】
図３Ａ及び３Ｂは、種々の例に従った逐次比較ＡＤＣにおける使用に適した微細抵抗性ＤＡＣの付加的な例を示す。図３Ａは、２ビット微細ＤＡＣ３００を示す。微細ＤＡＣ３００は微細ＤＡＣ１０８に類似するが、より小さいデジタル値の変換に適応するために、より少ない抵抗器及びスイッチを含む。微細ＤＡＣ３００は、直列に接続される第１の複数のユニット抵抗器（３０２−１Ａ、３０２−１Ｂ、３０２−１Ｃ）、及び第１の複数のユニット抵抗器３０２に並列に接続される単一ユニット抵抗器３０２−１Ｄを含む。第２の複数のユニット抵抗器（３０２−１Ｅ〜３０２−１Ｈ）が互いに並列に接続され、ユニット抵抗器３０２−１Ａ〜３０２−１Ｄによって形成された結合抵抗と直列に接続される。第２の複数のユニット抵抗器３０２は、底部基準電圧源に接続される。微細ＤＡＣ３００はまた、複数のスイッチ（３０５−０〜３０５−３）を含む。スイッチ３０５−１〜３０５−３の各々は、２つのユニット抵抗器３０２の接合に接続される。スイッチ３０５−０は、底部基準電圧に接続される。このように、微細ＤＡＣ３００の２ビット実施例が、８個のユニット抵抗器３０２及び４個のスイッチ３０５を含む。
【0025】
図３Ｂは、１ビット微細ＤＡＣ３１０を示す。微細ＤＡＣ３１０は微細ＤＡＣ３００に類似するが、単一ビットデジタル値の変換に適応するために、より少ない抵抗器及びスイッチを含む。微細ＤＡＣ３１０は、第２のユニット抵抗器３１２−１Ｂと並列に接続される第１のユニット抵抗器３１２−１Ａを含む。第３及び第４のユニット抵抗器（３１２−１Ｃ及び３１２−１Ｄ）が互いに並列に接続され、ユニット抵抗器３１２−１Ａ及び３１２−１Ｂによって形成された結合抵抗と直列に接続される。第３と第４のユニット抵抗器（３１２−１Ｃ、３１２−１Ｄ）は、底部基準電圧源に接続される。微細ＤＡＣ３１０はまた、複数のスイッチ（３１５−０及び３１５−１）を含む。スイッチ３１５−１は、２つのユニット抵抗器３１２−１Ａ、３１２−１Ｃの接合に接続される。スイッチ３１５−０は底部基準電圧に接続される。このように、微細ＤＡＣ３１０の１ビット実施例が、４個のユニット抵抗器３１２及び２個のスイッチ３１５を含む。
【0026】
図４は、種々の例に従った逐次比較ＡＤＣにおける使用に適した抵抗性ＤＡＣ４００の概略図を示す。抵抗性ＤＡＣ４００は、直列に接続され、二次元アレイとして配される複数のユニット抵抗器４０６を含む。ＤＡＣ４００は概して、４ビット粗ＤＡＣとして構成され、第２の２ビットデコーダ４０２が４ビットデジタル値の２ビットに基づいてユニット抵抗器アレイのローを選択し、第２の２ビットデコーダ４０４が、４ビットデジタル値のうちの別の２ビットに基づいてユニット抵抗器アレイのコラムを選択する。ユニット抵抗器４０６−１６及びスイッチ４０８−１６は、本明細書に開示されるような微細抵抗性ＤＡＣの一実施例として実装され得る。例えば、ユニット抵抗器４０６−１６及びスイッチ４０８−１６は、微細抵抗性ＤＡＣ１０８の一実施例として実装され得る。表１は、７ビット抵抗性ＤＡＣ４００の幾つかの出力電圧を定義する。【表1】
【0027】
図５は、種々の例に従った抵抗性ＤＡＣ４００における使用に適した復号回路要素を有する微細抵抗性ＤＡＣの概略図を示す。抵抗器アレイ５０４は、図２の微細ＤＡＣ１０８に示されるように配され得る。３ビットデコーダ５０２は、微細ＤＡＣ１０８の８個のスイッチのうちの１つを選択するために３ビットデジタル値をデコードし、それによって微細ＤＡＣの出力電圧を選択する。
【0028】
図６は、種々の例に従った逐次比較ＡＤＣにおける使用に適した１２ビットＤＡＣ６００の一実施例のための概略図を示す。ＤＡＣ６００はＤＡＣ１０２に類似するが、容量性ＤＡＣ６０４においてコンデンサ６１０−１３及び６１０−１４の付加的な対を含む。容量性ＤＡＣ６０４への粗抵抗性ＤＡＣ１０６の接続は、容量性ＤＡＣ１０４のそれと同様である。容量性ＤＡＣ６０４において、微細抵抗性ＤＡＣ１０８はコンデンサ６１０−１４に接続される。ＤＡＣ６００のいくつかの実施例では、粗抵抗性ＤＡＣ１０６の代わりに（図４に示すような）粗抵抗性ＤＡＣ４００が用いられ得る。
【0029】
微細抵抗性ＤＡＣ１０８（又は本明細書で開示される他の微細抵抗性ＤＡＣ）のいくつかの実施例が、微細ＤＡＣによって生成される出力電圧に影響を及ぼす、ユニット抵抗器２０２の値の不確実性又は微細ＤＡＣ１０８の回路要素の他の変動を補償するため、較正回路要素を含み得る。図７Ａ〜７Ｃは、種々の例に従った微細ＤＡＣ１０８における使用に適した較正回路要素の概略を示す。較正回路要素は概して、微細ＤＡＣ自体の回路要素に類似する。図７Ａは、８個のユニット抵抗器及び４個のスイッチを含む１／４ステップ較正ユニット７０２を示す。較正ユニット７０２は、直列に接続される第１の複数のユニット抵抗器（７１０−１、７１０−２、７１０−３）、及び第１の複数のユニット抵抗器７１０と並列に接続される単一のユニット抵抗器７１０−４を含む。ユニット抵抗器７１０−１は、頂部電圧源に接続される。第２の複数のユニット抵抗器（７１０−５〜７１０−８）が互いに並列に接続され、ユニット抵抗器７１０−１〜７１０−４によって形成された結合抵抗と直列に接続される。第２の複数のユニット抵抗器７１０は、底部電圧源に接続される。較正ユニット７０２はまた、複数のスイッチ（７１２−１〜７１２−４）を含む。スイッチ７１２−２〜７１２−４の各々は、２個のユニット抵抗器７１０の接合に接続される。スイッチ７１２−１は、頂部電圧源に接続される。
【0030】
図７Ｂは、６個のユニット抵抗器及び３個のスイッチを含む１／３ステップ較正ユニット７０４を示す。較正ユニット７０４は、直列に接続される第１の複数のユニット抵抗器（７２０−１、７２０−２）、及び第１の複数のユニット抵抗器７１０と並列に接続される単一のユニット抵抗器７２０−３を含む。ユニット抵抗器７２０−１は、頂部電圧源に接続される。第２の複数のユニット抵抗器（７２０−４〜７２０−６）が互いに並列に接続され、ユニット抵抗器７２０−１〜７２０−３によって形成された結合抵抗と直列に接続される。第２の複数のユニット抵抗器７２０は、底部電圧源に接続される。較正ユニット７０４はまた、複数のスイッチ（７２２−１〜７１２−３）を含む。スイッチ７２２−２及び７２２−３の各々は、２つのユニット抵抗７２０の接合に接続される。スイッチ７２２−１は、頂部電圧源に接続される。
【0031】
図７Ｃは、４個のユニット抵抗器及び２個のスイッチを含む１／２ステップ較正ユニット７０６を示す。較正ユニット７０６は、直列並列に接続される第１の複数のユニット抵抗器７３０−１及び７３０−２を含む。ユニット抵抗器７３０−１は、頂部電圧源に接続される。第２の複数のユニット抵抗器７２０−３及び７３０−４が互いに並列に接続され、ユニット抵抗器７３０−１及び７３０−２によって形成された結合抵抗と直列に接続される。第２の複数のユニット抵抗器７２０は、底部電圧源に接続される。較正ユニット７０６はまた、複数のスイッチ７３２−１及び７３２−２を含む。スイッチ７３２−２は、２つのユニット抵抗７３０−１及び７３０−３の接合に接続される。スイッチ７３２−１は、頂部電圧源に接続される。
【0032】
較正ユニットの他の実施例が、１６個のユニット抵抗器及び８個のスイッチを含む１／８ステップ較正ユニット、１０個のユニット抵抗器及び５個のスイッチを含む１／５ステップ較正ユニット、１４個のユニット抵抗器及び７個のスイッチを含む１／７ステップ較正ユニット、１２個のユニット抵抗器及び６個のスイッチを含む１／６ステップ較正ユニット、１０個のユニット抵抗器及び５個のスイッチを含む１／５ステップ較正ユニットなどを含み得る。較正ユニットのスイッチは、ＡＤＣ１００の初期化の一部として逐次比較回路要素１１４によって実行される較正プロセスに従って選択され得る。
【0033】
較正ユニットは、微細ＤＡＣ１０８の較正を実装するために様々な方式で適用され得る。例えば、図２に示される微細ＤＡＣ１０８又は粗ＤＡＣ１０６のユニット抵抗器２０２−１Ｇ及び／又は２０２−１Ｋ及び／又は他のユニット抵抗器２０２は、１／４ＬＳＢの較正ステップ及び＋／−２ＬＳＢの較正範囲を提供するために較正ユニット７０２によって置き換えられてもよい。従って、実施例は、従来の実装におけるように、較正ＤＡＣを含むことなく較正を提供することができる。図８は、種々の例に従った較正回路要素を含む微細抵抗性ＤＡＣ８００の一実施例を示す。微細抵抗性ＤＡＣ８００は、微細抵抗性ＤＡＣ１０８に概して類似する３ビットＤＡＣであが、いくつかの直列ユニット抵抗器２０２の代わりに、較正ユニットを有する。微細抵抗性ＤＡＣ８００では、較正ユニット８０２−１、８０２−２、８０２−３、及び８０２−４が、４個の直列接続されたユニット抵抗器２０２で置換される。較正ユニット８０２は、較正ユニット７０６に類似する１／２ステップ較正ユニットである。較正ユニットの出力ＶＤＡＣ＿ＣＡＬが、ＤＡＣ出力電圧を調整するために容量性ＤＡＣのコンデンサに提供され得る。
【0034】
図９は、種々の例に従った逐次比較差動ＡＤＣにおける使用に適した差動ＤＡＣ９００の概略図を示す。差動ＤＡＣ９００は１６ビットＤＡＣである。差動ＤＡＣ９００は、粗容量性ＤＡＣ９１０と、微容量性ＤＡＣ９１２と、粗抵抗性ＤＡＣ９０６−１及び微細抵抗性ＤＡＣ９０８−１を含む第１の抵抗性ＤＡＣ９１４−１と、粗抵抗性ＤＡＣ９０６−２及び微細抵抗性ＤＡＣ９０８−２を含む第２の抵抗性ＤＡＣ９１４−２とを含む。容量性ＤＡＣ９１０、９１２は５ビットＤＡＣであり、抵抗性ＤＡＣ９１４は７ビットＤＡＣである。粗抵抗性ＤＡＣ９０６は、粗抵抗性ＤＡＣ１０６に類似し得る。微細抵抗性ＤＡＣ９０８は、微細抵抗性ＤＡＣ８００又は１０８に類似し得る。粗抵抗性ＤＡＣ９０６−１及び９０６−２は、容量性ＤＡＣ９０２のコンデンサ９０４−４及び９０４−３にそれぞれ結合される。微細抵抗性ＤＡＣ９０８−１及び９０８−２は、容量性ＤＡＣ９０２のコンデンサ９０４−１及び９０４−２にそれぞれ結合される。微細抵抗性ＤＡＣ９０８−１、９０８−２の各々の較正電圧出力が、容量性ＤＡＣ９１２、９１０に結合されるコンデンサに接続される。
【0035】
ＤＡＣ９０８を実装するために微細抵抗性ＤＡＣ８００を用いて、差動ＤＡＣ９００は、２個の較正ビットと、１／４ＬＳＢの較正ステップと、≒＋／−４ＬＳＢの較正範囲とを有するフル差動逐次比較ＡＤＣにおいて用いられ得る。較正は、８個のユニット抵抗器を較正ユニット７０６で置き換えることにより、微細抵抗性ＤＡＣ１０８に対して２４個のユニット抵抗器の増大で実装され得る。１／４ＬＳＢの較正ステップ及び＋／−４ＬＳＢ範囲を有する従来の１６ビットＡＤＣと比較して、ＤＡＣ９００は、抵抗性ＤＡＣにおいて６６個少ないユニット抵抗器及び２０８個少ないスイッチを用いて、並びに、付加的な抵抗性較正ＤＡＣ及び付加的な３２個のスイッチの代わりに２４個のユニット抵抗器及び１６個のスイッチを用いて実装され得る。従って、ＤＡＣ９００の実施例は、性能を失うことなく、回路エリアの点で同等の従来の実装よりも実質的に効率的であり得る。
【0036】
上述の説明は、本発明の原理及び種々の実施例の例示であることを意味している。開示を完全に理解したならば、当業者には多数の変更や変形が明らかになるであろう。後述の特許請求の範囲は、このような変更及び変形を含有するよう解釈されることを意図している。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【手続補正書】
【提出日】2019年12月23日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
アナログデジタルコンバータ（ＡＤＣ）であって、
アナログ入力信号を最も良く表すデジタル値のバイナリサーチを実施するように構成される逐次比較回路要素と、
前記逐次比較回路要素に結合され、Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、前記ＤＡＣと、
を含む、ＡＤＣ。
アナログ入力信号を最も良く表すデジタル値のバイナリサーチを実施するように構成される逐次比較回路要素と、
前記逐次比較回路要素に結合され、Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、前記ＤＡＣと、
を含む、ＡＤＣ。
【請求項2】
請求項１に記載のＡＤＣであって、
前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、ＡＤＣ。
前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、ＡＤＣ。
【請求項3】
請求項１に記載のＡＤＣであって、
前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣにおける異なる電圧に接続される、ＡＤＣ。
前記粗ＤＡＣが、２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣにおける異なる電圧に接続される、ＡＤＣ。
【請求項4】
請求項３に記載のＡＤＣであって、
前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、ＡＤＣ。
前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、ＡＤＣ。
【請求項5】
請求項１に記載のＡＤＣであって、
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続される、ＡＤＣ。
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続される、ＡＤＣ。
【請求項6】
請求項５に記載のＡＤＣであって、
前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、ＡＤＣ。
前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、ＡＤＣ。
【請求項7】
請求項６に記載のＡＤＣであって、
前記微細ＤＡＣが、前記底部基準電圧に接続された前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を更に含む、ＡＤＣ。
前記微細ＤＡＣが、前記底部基準電圧に接続された前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を更に含む、ＡＤＣ。
【請求項8】
請求項７に記載のＡＤＣであって、
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続されたユニット抵抗器の２（Ｍ−Ｎ−Ｒ）−１個と並列に接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器の共通端子に接続される、ＡＤＣ。
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続されたユニット抵抗器の２（Ｍ−Ｎ−Ｒ）−１個と並列に接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器の共通端子に接続される、ＡＤＣ。
【請求項9】
請求項７に記載のＡＤＣであって、
前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも１つ又は並列に接続された前記ユニット抵抗器の少なくとも１つを置き換える較正回路を更に含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含む、ＡＤＣ。
前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも１つ又は並列に接続された前記ユニット抵抗器の少なくとも１つを置き換える較正回路を更に含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含む、ＡＤＣ。
【請求項10】
請求項１に記載のＡＤＣであって、
前記粗ＤＡＣが、
ロー毎のＲ個のユニット抵抗器とコラム毎のＲ個のユニット抵抗器とのアレイとして配される２Ｒ個の順次接続されるユニット抵抗器と、
２Ｒ個のスイッチであって、各々が前記順次接続されたユニット抵抗器の各々に対応する、前記２Ｒ個のスイッチと、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
Ｒ個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記Ｒ個のコラムスイッチと、
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、ＡＤＣ。
前記粗ＤＡＣが、
ロー毎のＲ個のユニット抵抗器とコラム毎のＲ個のユニット抵抗器とのアレイとして配される２Ｒ個の順次接続されるユニット抵抗器と、
２Ｒ個のスイッチであって、各々が前記順次接続されたユニット抵抗器の各々に対応する、前記２Ｒ個のスイッチと、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
Ｒ個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記Ｒ個のコラムスイッチと、
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、ＡＤＣ。
【請求項11】
請求項１に記載のＡＤＣであって、
前記抵抗性ＤＡＣが抵抗性ＤＡＣの第１のインスタンスであり、
前記ＤＡＣが前記抵抗性ＤＡＣの第２のインスタンスを更に含み、
前記抵抗性ＤＡＣの前記第１のインスタンスに対し、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、
前記抵抗性ＤＡＣの前記第２インスタンスに対し、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、ＡＤＣ。
前記抵抗性ＤＡＣが抵抗性ＤＡＣの第１のインスタンスであり、
前記ＤＡＣが前記抵抗性ＤＡＣの第２のインスタンスを更に含み、
前記抵抗性ＤＡＣの前記第１のインスタンスに対し、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、
前記抵抗性ＤＡＣの前記第２インスタンスに対し、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、ＡＤＣ。
【請求項12】
Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、前記微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、ＤＡＣ。
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合される、前記微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、ＤＡＣ。
【請求項13】
請求項１２に記載のＤＡＣであって、
前記粗ＤＡＣが２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣの異なる電圧に接続され、前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、ＤＡＣ。
前記粗ＤＡＣが２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣの異なる電圧に接続され、前記順次接続されたユニット抵抗器の第１の端部が頂部基準電圧に接続され、前記順次接続されたユニット抵抗器の第２の端部が前記微細ＤＡＣに接続される、ＤＡＣ。
【請求項14】
請求項１２に記載のＤＡＣであって、
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、ＤＡＣ。
前記微細ＤＡＣが２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記順次接続されたユニット抵抗器の第１の端部が前記粗ＤＡＣに接続され、前記順次接続されたユニット抵抗器の第２の端部が底部基準電圧に接続される、ＤＡＣ。
【請求項15】
請求項１４に記載のＤＡＣであって、
前記微細ＤＡＣが、前記底部基準電圧に接続される前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を更に含む、ＤＡＣ。
前記微細ＤＡＣが、前記底部基準電圧に接続される前記順次接続されたユニット抵抗器の１つに並列に接続される２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器を更に含む、ＤＡＣ。
【請求項16】
請求項１５に記載のＤＡＣであって、
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続された２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器と並列に接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記ユニット抵抗器の共通端子に接続される、ＤＡＣ。
前記微細ＤＡＣが、前記底部基準電圧に接続されていない前記順次接続された２（Ｍ−Ｎ−Ｒ）−１個のユニット抵抗器と並列に接続される所与のユニット抵抗器を更に含み、
前記所与のユニット抵抗器の第１の端子が前記粗ＤＡＣに接続され、前記所与のユニット抵抗器の第２端子が並列に接続された前記ユニット抵抗器の共通端子に接続される、ＤＡＣ。
【請求項17】
請求項１５に記載のＤＡＣであって、
前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも１つ又は並列に接続された前記ユニット抵抗器の少なくとも１つを置き換える較正回路を更に含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含み、
ｘがゼロより大きい、ＤＡＣ。
前記微細ＤＡＣが、前記順次接続されたユニット抵抗器の少なくとも１つ又は並列に接続された前記ユニット抵抗器の少なくとも１つを置き換える較正回路を更に含み、前記較正回路が、
直列に接続される２ｘ個のユニット抵抗器と、
２ｘ個のスイッチであって、前記スイッチの１つが前記２ｘ個のユニット抵抗器の各々に対応する、前記２ｘ個のスイッチと、
直列に接続された前記２ｘ個のユニット抵抗器の１つと並列に接続されている２ｘ−１個のユニット抵抗器と、
直列に接続された２ｘ−１個のユニット抵抗器に並列に接続される追加のユニット抵抗器と、
を含み、
ｘがゼロより大きい、ＤＡＣ。
【請求項18】
請求項１２に記載のＤＡＣであって、
前記粗ＤＡＣが、
ロー毎のＲ個のユニット抵抗器とコラム毎のＲ個のユニット抵抗器とのアレイとして配される２Ｒ個の順次接続されるユニット抵抗器と、
２Ｒ個のスイッチであって、各々が前記順次接続されたユニット抵抗器の各々に対応する、前記２Ｒ個のスイッチと、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
Ｒ個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記Ｒ個のコラムスイッチと、
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、ＤＡＣ。
前記粗ＤＡＣが、
ロー毎のＲ個のユニット抵抗器とコラム毎のＲ個のユニット抵抗器とのアレイとして配される２Ｒ個の順次接続されるユニット抵抗器と、
２Ｒ個のスイッチであって、各々が前記順次接続されたユニット抵抗器の各々に対応する、前記２Ｒ個のスイッチと、
前記２Ｒ個のスイッチに接続され、前記デジタル値のビットに基づいて前記アレイのローを選択するように構成されるローデコーダと、
Ｒ個のコラムスイッチであって、各々が前記アレイのコラムに対応する、前記Ｒ個のコラムスイッチと、
前記Ｒ個のコラムスイッチに結合され、前記デジタル値のビットに基づいて前記アレイベースのコラムを選択するように構成されるコラムセレクタと、
を含み、
前記微細ＤＡＣが、前記２Ｒ個の順次接続されたユニット抵抗器のうちの１つとして機能する、ＤＡＣ。
【請求項19】
請求項１２に記載のＤＡＣであって、
前記抵抗性ＤＡＣが抵抗性ＤＡＣの第１のインスタンスであり、
前記ＤＡＣが前記抵抗性ＤＡＣの第２のインスタンスを更に含み、
前記抵抗性ＤＡＣの前記第２のインスタンスに対し、前記抵抗性ＤＡＣの前記第２のインスタンスの前記粗ＤＡＣの出力が前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記抵抗性ＤＡＣの前記第２のインスタンスの前記微細ＤＡＣの出力が前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、ＤＡＣ。
前記抵抗性ＤＡＣが抵抗性ＤＡＣの第１のインスタンスであり、
前記ＤＡＣが前記抵抗性ＤＡＣの第２のインスタンスを更に含み、
前記抵抗性ＤＡＣの前記第２のインスタンスに対し、前記抵抗性ＤＡＣの前記第２のインスタンスの前記粗ＤＡＣの出力が前記容量性ＤＡＣの第３のコンデンサに切り替え可能に結合され、前記抵抗性ＤＡＣの前記第２のインスタンスの前記微細ＤＡＣの出力が前記容量性ＤＡＣの第４のコンデンサに切り替え可能に結合される、ＤＡＣ。
【請求項20】
Ｍビットデジタル値をアナログ信号に変換するように構成されるデジタルアナログコンバータ（ＤＡＣ）であって、
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣの異なる電圧に接続され、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの抵抗がユニット抵抗と等価な抵抗である、前記微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、ＤＡＣ。
前記デジタル値のＮ個の上位ビットをアナログ信号に変換するように構成される容量性ＤＡＣと、
前記デジタル値のＭ−Ｎ個の下位ビット（ＬＳＢｓ）をアナログ信号に変換するように構成される抵抗性ＤＡＣであって、
前記Ｍ−Ｎ個の下位ビットの上位Ｒビットをアナログ信号に変換するように構成される粗ＤＡＣであって、２Ｒ−１個の順次接続されるユニット抵抗器と２Ｒ個のスイッチとを含み、前記スイッチの各々が前記粗ＤＡＣの異なる電圧に接続され、前記粗ＤＡＣの出力が前記容量性ＤＡＣの第１のコンデンサに切り替え可能に結合される、前記粗ＤＡＣと、
前記Ｍ−Ｎ個の下位ビットのＭ−Ｎ−Ｒ個の下位ビットをアナログ信号に変換するように構成される微細ＤＡＣであって、２（Ｍ−Ｎ−Ｒ）個の順次接続されるユニット抵抗器と２（Ｍ−Ｎ−Ｒ）個のスイッチとを含み、前記スイッチの各々が前記ユニット抵抗器の１個のユニット抵抗器の端子に接続され、前記微細ＤＡＣの出力が前記容量性ＤＡＣの第２のコンデンサに切り替え可能に結合され、前記微細ＤＡＣの抵抗がユニット抵抗と等価な抵抗である、前記微細ＤＡＣと、
を含む、前記抵抗性ＤＡＣと、
を含む、ＤＡＣ。
【国際調査報告】
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