特開 2015-103893 半導体集積回路及び該半導体集積回路の試験方法並びに該半導体集積回路におけるラッシュカレントの抑制方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-103893(P2015-103893A)

(43)【公開日】2015年6月4日

(54)【発明の名称】半導体集積回路及び該半導体集積回路の試験方法並びに該半導体集積回路におけるラッシュカレントの抑制方法

(51)【国際特許分類】

   H03K 19/00 20060101AFI20150508BHJP

   H01L 21/822 20060101ALI20150508BHJP

   H01L 27/04 20060101ALI20150508BHJP

   G01R 31/28 20060101ALI20150508BHJP

【ＦＩ】

   H03K19/00 B

   H01L27/04 D

   H01L27/04 T

   H01L27/04 F

   H03K19/00 A

   G01R31/28 V

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

【全頁数】25

(21)【出願番号】特願2013-241577(P2013-241577)

(22)【出願日】2013年11月22日

(71)【出願人】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】110001690

【氏名又は名称】特許業務法人Ｍ＆Ｓパートナーズ

(74)【代理人】

【識別番号】100109715

【弁理士】

【氏名又は名称】塩谷 英明

(74)【代理人】

【識別番号】100114753

【弁理士】

【氏名又は名称】宮崎 昭彦

(72)【発明者】

【氏名】津田 智夫

【テーマコード（参考）】

2G132

5F038

5J056

【Ｆターム（参考）】

2G132AB01

2G132AD01

2G132AK11

2G132AL11

2G132AL12

5F038CD02

5F038CD16

5F038CD17

5F038DF01

5F038DF08

5F038DF14

5F038DT15

5F038EZ20

5J056AA00

5J056BB60

5J056CC03

5J056CC14

5J056DD12

5J056GG09

5J056GG12

(57)【要約】

【課題】 半導体集積回路を構成する領域に対して並列的に設けられた各スイッチの縮退故障を容易に検出すること。
【解決手段】 本発明は、論理セルに対する複数のスイッチ部を備えた半導体集積回路であって、各スイッチ部は、電源線に設けられた電源スイッチと、入力端子に入力される、該電源スイッチを導通状態又は非導通状態のいずれかに切り替え制御するための電源制御信号を、イネーブル端子に入力される第１のラッチ制御信号に従ってラッチし、出力端子から出力する第１のラッチ部と、入力端子に入力される該第１のラッチ部によりラッチされた電源制御信号を、イネーブル端子に入力される第２のラッチ制御信号に従ってラッチし、出力端子から出力する第２のラッチ部と、を備える半導体集積回路である。複数のスイッチ部における第１のスイッチ部の第２のラッチ部から出力された電源制御信号は、第２のスイッチ部の第１のラッチ部の入力端子に入力される。
【選択図】 図１

【特許請求の範囲】

【請求項1】

論理セルに対する電力の供給／遮断のための複数のスイッチ部を備えた半導体集積回路であって、
前記複数のスイッチ部のそれぞれは、
前記論理セルに対する電源線に設けられた少なくとも１つの電源スイッチと、
入力端子、出力端子及びイネーブル端子を有し、該入力端子に入力される、前記少なくとも１つの電源スイッチを導通状態又は非導通状態のいずれかに切り替え制御するための電源制御信号を、該イネーブル端子に入力される第１のラッチ制御信号に従ってラッチし、該出力端子から出力する少なくとも１つの第１のラッチ部と、
入力端子、出力端子及びイネーブル端子を有し、該入力端子に入力される前記少なくとも１つの第１のラッチ部によりラッチされた前記電源制御信号を、該イネーブル端子に入力される第２のラッチ制御信号に従ってラッチし、該出力端子から出力する少なくとも１つの第２のラッチ部と、を備え、
前記複数のスイッチ部における第１のスイッチ部の少なくとも１つの第２のラッチ部の出力端子から出力された電源制御信号は、前記複数のスイッチ部における第２のスイッチ部の少なくとも１つの第１のラッチ部の入力端子に入力される、
半導体集積回路。

【請求項2】

前記電源線に電気的に接続されたテスト線をさらに含む、請求項１記載の半導体集積回路。

【請求項3】

前記第１のスイッチ部の前記少なくとも１つの第１のラッチ部の前記出力端子から出力された前記電源制御信号は、前記少なくとも１つの第２のラッチ部の前記入力端子に入力される前に論理否定されるように構成され、
前記第１のスイッチ部の前記少なくとも１つの第２のラッチ部の前記出力端子から出力された前記電源制御信号は、前記第２のスイッチ部の前記少なくとも１つの第１のラッチ部の前記入力端子に入力される前に論理否定されるように構成される、
請求項１又は２記載の半導体集積回路。

【請求項4】

前記複数のスイッチ部のそれぞれは、前記電源線の２つのノードを基点に並列的に接続された２以上の前記電源スイッチを含み、
前記２以上の電源スイッチのそれぞれに対応する前記第１のラッチ部の前記入力端子に前記電源制御信号が入力され、
前記２以上の電源スイッチのそれぞれに対応する前記第２のラッチ部の前記出力端子から前記電源制御信号が出力される、
請求項１乃至３記載の半導体集積回路。

【請求項5】

前記２以上の電源スイッチのそれぞれは、互いに異なる許容電流量が規定されている、請求項４記載の半導体集積回路。

【請求項6】

複数の論理セルに対応して複数の分割領域がそれぞれ形成された半導体集積回路であって、
前記複数の分割領域のうちの一の分割領域における論理セルに対する電源線の２つノードを基点に電気的に並列に接続された複数のスイッチ部を備え、
前記複数のスイッチ部のそれぞれは、
入力端子、出力端子及びイネーブル端子を有する少なくとも第１のラッチ部と、
前記少なくとも１つの第１のラッチ部の前記出力端子に接続され、前記電源線の前記２つのノード間の導通状態を切り替える少なくとも１つの電源スイッチと、
入力端子、出力端子及びイネーブル端子を有し、該入力端子が前記第１のラッチ部の前記出力端子に接続された少なくとも１つの第２のラッチ部と、を備え、
前記少なくとも１つの第１のラッチ部は、該入力端子に入力される電源制御信号を、該イネーブル端子に入力される第１のラッチ制御信号に従ってラッチし、該出力端子から出力し、
前記少なくとも１つの第２のラッチ部は、該入力端子に入力される前記第１のラッチ部から出力される電源制御信号を、該イネーブル端子に入力される第２のラッチ制御信号に従ってラッチし、該出力端子から出力し、
前記少なくとも１つの第２のラッチ部の前記出力端子から出力された電源制御信号は、並列に接続された前記複数のスイッチ部における他のスイッチ部の前記少なくとも１つの第１のラッチ部の入力端子に入力される、
半導体集積回路。

【請求項7】

請求項１又は６に記載された前記半導体集積回路におけるラッシュカレントの抑制方法であって、
前記第１のラッチ制御信号及び前記第２のラッチ制御信号に従って、前記複数のスイッチ部のそれぞれが順番に導通状態となるように、前記複数のスイッチ部のそれぞれを制御することを含む、
ラッシュカレントの抑制方法。

【請求項8】

請求項２に記載された前記半導体集積回路における前記複数のスイッチ部に対する試験方法であって、
前記第１のラッチ制御信号及び前記第２のラッチ制御信号に従って、特定の時点において、前記複数のスイッチ部のうち、試験対象となる一のスイッチ部のみが導通状態となるように、前記複数のスイッチ部のそれぞれを制御することと、
前記導通状態となった前記一のスイッチ部の前記テスト線の電位を測定することと、
前記測定された電位が所定のレベルにあるか否かを判定することと、
該判定の結果、前記測定された電位が前記所定のレベルにないと判定される場合に、前記一のスイッチ部が故障であると判定することと、
を含む試験方法。

【請求項9】

前記複数のスイッチ部のそれぞれを制御することは、前記試験対象となる一のスイッチ部が順番に切り替わるように、前記第１のラッチ制御信号及び前記第２のラッチ制御信号のそれぞれの値を制御することを含む、請求項８記載の試験方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関し、特に、複数の分割領域のそれぞれに複数の電源スイッチを設けた半導体集積回路に関する。また、本発明は、そのような半導体集積回路の試験方法に関する。さらに、本発明は、そのような半導体集積回路におけるラッシュカレントの抑制方法に関する。

【背景技術】

【0002】

半導体集積回路の製造プロセス微細化の進展により、リーク電流による半導体集積回路への影響が以前にも増して大きくなっている。リーク電流を削減する手法として、半導体集積回路を複数の領域に分割するとともに、該分割領域のそれぞれに電源スイッチを設け、該電源スイッチを制御することによって、使用しない分割領域に対する電源供給を遮断する方法が知られている。

【0003】

例えば、ＭＴＣＭＯＳ（Multi-Threshold CMOS）技術では、特定の機能を果たす回路ブロックごとに、その電源線に高い閾値電圧のトランジスタスイッチを設けておき、未使用状態の回路ブロックに対しては、該トランジスタスイッチをオフ状態にして、リーク電流経路を遮断することにより、消費電力の浪費を防止する。

【0004】

下記特許文献１は、未使用の回路セルへの電源供給を遮断することにより消費電力の削減を図る半導体集積回路を開示する。具体的には、特許文献１は、複数の回路セルと、電源線群と、該電源線群に接続される電源スイッチセルと、該電源スイッチセルに接続され、所定の該回路セルに電源を供給する分岐線群とを有する半導体集積回路を開示する。該電源スイッチセルは、該分岐線群の少なくとも１つの分岐線に接続されている第１の配線と、該電源線群の少なくとも１つの電源線に、該分岐線群に含まれる第２の分岐線を介して接続されている第２の配線と、該第１の配線と該第２の配線との間に接続され、入力される制御信号に応じてオンまたはオフするスイッチ回路とを含んでいる。

【0005】

このようなスイッチ回路を用いた半導体集積回路では、スイッチ回路のオン／オフ動作に従って回路内にラッシュカレントが発生し、回路内の各素子に大きなストレスを与え、これらを破壊するおそれがある。かかる事情から、下記特許文献２は、分散型ヘッダスイッチでの過度電流を低減する技術を開示する。具体的には、特許文献２は、回路を電源に接続するための、線形接続された各コンビネーションスイッチを含む分散型ヘッダスイッチにおいて、該コンビネーションスイッチのヘッダスイッチを順次にオンする前に、該コンビネーションスイッチのプレチャージスイッチを順次にオンすることにより、電圧レベルを目標電圧レベルに徐々に近づけていくことで、過度電流を抑制する技術を開示する。

【0006】

特許文献２に開示される技術では、回路のレイアウト設計工程において個々のスイッチに対する制御信号の伝搬時間をシミュレーションし、その結果に従って、スイッチの選択、配置及び配線が決定される。しかしながら、シミュレーション結果と製品の実測値との間には誤差が生ずることが少なくなく、製造後に設計変更が必要となる場合がある。

【0007】

このため、下記特許文献３では、半導体集積回路の製造後であっても、電源スイッチの特性を変更できるようにしている。具体的には、特許文献３は、複数の電源線間の接続を切り換える複数の電源スイッチを有する半導体集積回路であって、該複数の電源スイッチの少なくとも１つは、該複数の電源線間に接続されたトランジスタと、設定値を保持する設定値保持部と、該設定値に基づいて、該トランジスタの接続状態を切り換える接続制御信号を、複数の制御信号の中から選択する選択部とを有するようにした、半導体集積回路を開示する。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００８−０６６７４０号公報

【特許文献2】米国特許公開公報２００７／０１０３２０２号

【特許文献3】特開２０１０−１１８３６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

一般に、半導体集積回路内の分割された領域のそれぞれには、該領域が必要とする電力を十分に供給できるだけの数からなる、該領域と電源線との接続を制御するスイッチが並列に接続される。即ち、半導体集積回路の消費電力は、製造時のプロセス仕上がり、動作時の電源電圧、動作時の温度、入出力するデータの内容等で変動するため、必要なスイッチの数は、該半導体集積回路の最大電力を想定して決定される。また、典型的には、それぞれの領域のスイッチには１つの電源から共通の電源線を介して電力が供給され、それぞれの領域は、相互に独立した電源ネットワークを構成する。

【0010】

このような半導体集積回路において、ある領域の特定のスイッチが縮退故障、即ち、常時非導通状態となるか、常時導通状態となる故障になると、該スイッチは領域内への電力の供給を阻害することになる。従って、仮に、ある領域に１つのスイッチのみが設けられている場合に、該スイッチが縮退故障すれば、該領域には電力が供給されず、回路は動作できないため、該縮退故障を容易に検出することができる。しかしながら、上述したように、半導体集積回路内のそれぞれの領域には複数のスイッチが並列に設けられている場合には、該特定のスイッチの縮退故障を検出することは困難である。

【0011】

また、半導体集積回路におけるスイッチの数は、想定最大電力に従って決定されるため、該特定のスイッチの縮退故障は、該領域の通常動作に影響を及ぼさない場合がある。従って、該領域が動作するか否かによって該特定のスイッチの縮退故障を検出するためには、半導体集積回路を想定最大電力の状況下に置いて試験を実施する必要があるが、従前の半導体集積回路に対してはこのような試験は一般的に困難であった。

【0012】

さらに、半導体集積回路内のそれぞれの領域は電源を共通にしているため、特定の領域に対してスイッチをオン（導通）状態にすることで発生するラッシュカレントは、既に導通状態にある他の領域に対して電圧降下等の悪影響を及ぼす可能性がある。上述の特許文献３は、ラッシュカレントを防止し、さらに、製造後であってもスイッチの特性を変更することができるようにした技術を開示するが、スイッチの特性変更のための種々の回路（例えば、マルチプレクサやリセット回路等）が必要となり、回路規模が増大してしまうという問題がある。

【0013】

そこで、本発明は、半導体集積回路を構成する領域のそれぞれに並列的に設けられた複数のスイッチのそれぞれに対する非導通状態への縮退故障を容易に検出することができる半導体集積装置を提案することを目的とする。

【0014】

また、本発明は、上述のような縮退故障を検出可能な半導体集積回路であって、回路規模を抑制しつつ、ラッシュカレントの発生を効果的に防止することができる半導体集積回路を提案することを目的とする。

【課題を解決するための手段】

【0015】

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

【0016】

即ち、ある観点に従う本発明は、論理セルに対する電力の供給／遮断のための複数のスイッチ部を備えた半導体集積回路であって、前記複数のスイッチ部のそれぞれは、前記論理セルに対する電源線に設けられた少なくとも１つの電源スイッチと、入力端子、出力端子及びイネーブル端子を有し、該入力端子に入力される、前記少なくとも１つの電源スイッチを導通状態又は非導通状態のいずれかに切り替え制御するための電源制御信号を、該イネーブル端子に入力される第１のラッチ制御信号に従ってラッチし、該出力端子から出力する少なくとも１つの第１のラッチ部と、入力端子、出力端子及びイネーブル端子を有し、該入力端子に入力される前記少なくとも１つの第１のラッチ部によりラッチされた前記電源制御信号を、該イネーブル端子に入力される第２のラッチ制御信号に従ってラッチし、該出力端子から出力する少なくとも１つの第２のラッチ部と、を備え、前記複数のスイッチ部における第１のスイッチ部の少なくとも１つの第２のラッチ部の出力端子から出力された電源制御信号は、前記複数のスイッチ部における第２のスイッチ部の少なくとも１つの第１のラッチ部の入力端子に入力される、半導体集積回路である。

【0017】

前記半導体集積回路は、前記電源線に電気的に接続されたテスト線をさらに含み得る。

【0018】

また、前記第１のスイッチ部の前記少なくとも１つの第１のラッチ部の前記出力端子から出力された前記電源制御信号は、前記少なくとも１つの第２のラッチ部の前記入力端子に入力される前に論理否定されるように構成され、前記第１のスイッチ部の前記少なくとも１つの第２のラッチ部の前記出力端子から出力された前記電源制御信号は、前記第２のスイッチ部の前記少なくとも１つの第１のラッチ部の前記入力端子に入力される前に論理否定されるように構成され得る。

【0019】

さらに、前記複数のスイッチ部のそれぞれは、前記電源線の２つのノードを基点に並列的に接続された２以上の前記電源スイッチを含み得る。そして、前記２以上の電源スイッチのそれぞれに対応する前記第１のラッチ部の前記入力端子に前記電源制御信号が入力され、前記２以上の電源スイッチのそれぞれに対応する前記第２のラッチ部の前記出力端子から前記電源制御信号が出力され得る。

【0020】

さらにまた、前記２以上の電源スイッチのそれぞれは、互いに異なる許容電流量が規定され得る。

【0021】

また、別の観点に従う本発明は、複数の論理セルに対応して複数の分割領域がそれぞれ形成された半導体集積回路であって、前記複数の分割領域のうちの一の分割領域における論理セルに対する電源線の２つノードを基点に電気的に並列に接続された複数のスイッチ部を備え、前記複数のスイッチ部のそれぞれは、入力端子、出力端子及びイネーブル端子を有する少なくとも第１のラッチ部と、前記少なくとも１つの第１のラッチ部の前記出力端子に接続され、前記電源線の前記２つのノード間の導通状態を切り替える少なくとも１つの電源スイッチと、入力端子、出力端子及びイネーブル端子を有し、該入力端子が前記第１のラッチ部の前記出力端子に接続された少なくとも１つの第２のラッチ部と、を備え、前記少なくとも１つの第１のラッチ部は、該入力端子に入力される電源制御信号を、該イネーブル端子に入力される第１のラッチ制御信号に従ってラッチし、該出力端子から出力し、前記少なくとも１つの第２のラッチ部は、該入力端子に入力される前記第１のラッチ部から出力される電源制御信号を、該イネーブル端子に入力される第２のラッチ制御信号に従ってラッチし、該出力端子から出力し、前記少なくとも１つの第２のラッチ部の前記出力端子から出力された電源制御信号は、並列に接続された前記複数のスイッチ部における他のスイッチ部の前記少なくとも１つの第１のラッチ部の入力端子に入力される、半導体集積回路である。

【0022】

さらに、別の観点に従う本発明は、前記半導体集積回路におけるラッシュカレントの抑制方法であって、前記第１のラッチ制御信号及び前記第２のラッチ制御信号に従って、前記複数のスイッチ部のそれぞれが順番に導通状態となるように、前記複数のスイッチ部のそれぞれを制御することを含む、ラッシュカレントの抑制方法である。

【0023】

さらにまた、別の観点に従う本発明は、前記半導体集積回路における前記複数のスイッチ部に対する試験方法であって、前記第１のラッチ制御信号及び前記第２のラッチ制御信号に従って、特定の時点において、前記複数のスイッチ部のうち、試験対象となる一のスイッチ部のみが導通状態となるように、前記複数のスイッチ部のそれぞれを制御することと、前記導通状態となった前記一のスイッチ部の前記テスト線の電位を測定することと、前記測定された電位が所定のレベルにあるか否かを判定することと、該判定の結果、前記測定された電位が前記所定のレベルにないと判定される場合に、前記一のスイッチ部が故障であると判定することと、を含む試験方法である。

【0024】

ここで、前記複数のスイッチ部のそれぞれを制御することは、前記試験対象となる一のスイッチ部が順番に切り替わるように、前記第１のラッチ制御信号及び前記第２のラッチ制御信号のそれぞれの値を制御することを含み得る。

【発明の効果】

【0025】

本発明によれば、半導体集積回路を構成する領域のそれぞれに並列的に設けられた複数のスイッチのそれぞれに対する非導通状態への縮退故障を容易に検出することができるようになる。

【0026】

また、本発明よれば、半導体集積回路の回路規模を抑制しつつ、ラッシュカレントの発生を効果的に防止することができるようになる。

【0027】

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0028】

【図1】本発明の一実施形態に係る半導体集積回路におけるスイッチ部の構成の一例を示すブロックダイアグラムである。

【図2】本発明の一実施形態に係る半導体集積回路におけるスイッチ部の接続構成の一例を示す図である。

【図3】本発明の一実施形態に係る半導体集積回路の一部の構成を示すブロックダイアグラムである。

【図4】図３に示したスイッチ構成における各種制御信号のタイミングチャートを示す図である。

【図5】複数のスイッチ部に対する故障検出を行うための試験装置の半導体集積回路への接続方法を示す図である。

【図6】本発明の一実施形態に係る半導体集積装置における複数のスイッチ部に対する故障検出の試験方法を説明するためのフローチャートを示す図である。

【図7】本発明の一実施形態に係るスイッチ部を含む半導体回路におけるラッシュカレントの抑制方法を説明するための各種制御信号のタイミングチャートを示す図である。

【図8】本発明の一実施形態に係るスイッチ部を含む半導体回路におけるラッシュカレントの抑制方法を説明するための各種制御信号のタイミングチャートを示す図である。

【図9】本発明の一実施形態に係るスイッチ部を含む半導体回路におけるラッシュカレントの抑制方法を説明するための各種制御信号のタイミングチャートを示す図である。

【図10】本発明の一実施形態に係るスイッチ部を含む半導体集積回路におけるラッシュカレントの評価試験を行う試験装置の半導体集積回路への接続方法を示す図である。

【図11】本発明の他の実施形態に係る半導体集積回路におけるスイッチ部の接続構成の他の例を示す図である。

【図12】本発明の他の実施形態に係る半導体集積回路におけるスイッチ部の構成の一例を示すブロックダイアグラムである。

【発明を実施するための形態】

【0029】

次に、本発明の実施の形態について、図面を参照しつつ説明する。

【0030】

図１は、本発明の一実施形態に係る半導体集積回路におけるスイッチ部の構成の一例を示すブロックダイアグラムである。同図に示すように、本実施形態の半導体集積回路１におけるスイッチ部１０は、例えば、電源スイッチ１２と、ラッチ部１４及び１６とを含んで構成される。スイッチ部１０は、典型的には、半導体集積回路の電源線ＴＶＤＤとＶＶＤＤとの間に設けられ、電源制御信号ＮＳＬＥＥＰによる制御の下、オン（導通状態）／オフ（非導通状態）を切り替えて、電源線ＶＶＤＤに接続された論理セル（図３参照）に対する電力の供給／遮断を行う回路である。

【0031】

電源スイッチ１２は、例えば、Ｐ型ＭＯＳＦＥＴを含んで構成される。即ち、電源スイッチ１２のドレインは電源線ＴＶＤＤに接続され、ソースは電源線ＶＶＤＤに接続される。また、電源スイッチ１２のゲートは、後述するラッチ部１４のデータ出力端子ＱＮに接続される。なお、本例では、電源スイッチ１２は、Ｐ型ＭＯＳＦＥＴにより構成されているが、これに限られるものでなく、Ｎ型ＭＯＳＦＥＴであっても良いし、或いは、バイポーラトランジスタ等であっても良い。

【0032】

ラッチ部１４及び１６は、例えば、Ｄ型ラッチ回路である。ラッチ部１４は、電源スイッチ１２のオン（導通状態）／オフ（非導通状態）を切り替えるためのものである。従って、ラッチ部１４は、データ入力端子Ｄにより入力制御信号ＮＳＬＥＥＰＩＮを受けて、イネーブル端子Ｅを介して受けるラッチ制御信号Ｇ１に従って、データ出力端子ＱＮから電源制御信号ＮＳＬＥＥＰを出力する。入力制御信号ＮＳＬＥＥＰＩＮは電源スイッチ１２のオン／オフを切り替えるための信号である。また、ラッチ制御信号Ｇ１は、電源スイッチ１２に対する電源制御信号ＮＳＬＥＥＰの伝搬を制御するための信号である。これにより、ラッチ部１４は、例えば、ラッチ制御信号Ｇ１の立ち上がりエッジのタイミングで、データ入力端子Ｄに入力された入力制御信号ＮＳＬＥＥＰＩＮの値をデータ出力端子ＱＮから出力する。

【0033】

一方、ラッチ部１６は、ラッチ部１４から出力される電源制御信号ＮＳＬＥＥＰを、出力信号ＮＳＬＥＥＰＯＵＴとしてスイッチ部１０の外部へ出力するためのものである。従って、ラッチ部１６は、データ入力端子Ｄにより電源制御信号ＮＳＬＥＥＰを受けて、イネーブル端子Ｅを介して受けるラッチ制御信号Ｇ２に従って、データ出力端子ＱＮから出力信号ＮＳＬＥＥＰＯＵＴを出力する。ラッチ制御信号Ｇ２は、出力信号ＮＳＬＥＥＰＯＵＴの伝搬を制御するための信号である。これにより、ラッチ部１６は、例えば、ラッチ制御信号Ｇ２の立ち上がりエッジのタイミングで、データ入力端子Ｄに入力された電源制御信号ＮＳＬＥＥＰの値をデータ出力端子ＱＮから出力する。

【0034】

電源スイッチ１２のソースに接続された電源線ＶＶＤＤ上のノードには、テスト入力信号ＴＥＳＴＩＮを受け、テスト出力信号ＴＥＳＴＯＵＴを出力するためのテスト線ＷＴＥＳＴが接続される。テスト線ＷＴＥＳＴは、各種評価試験において電源線ＶＶＤＤの例えば電位や電流などの電気的特性を、外部から観測するために用いられる。

【0035】

なお、図示されていないが、ラッチ部１４及び１６は、リセット端子を有していても良い。例えば、後述するような半導体集積回路に対する試験において、ラッチ部１４及び１６は、各リセット端子に入力されるリセット信号に従って、その状態をリセットする。

【0036】

図２は、本発明の一実施形態に係る半導体集積回路におけるスイッチ部の接続構成の一例を示す図である。同図に示すように、本実施形態のスイッチ部１０が、電源線ＴＶＤＤ及びＶＶＤＤのそれぞれノードを基点として並列的に複数個接続されている。本例では、スイッチ部１０(1)〜(7)が示されている。各スイッチ部１０には、ラッチ制御信号Ｇ１及びＧ２がそれぞれ入力される。また、スイッチ部１０(1)は、電源制御信号ＮＳＬＥＥＰ(0)及びテスト信号ＴＥＳＴ(0)が入力され、電源制御信号ＮＳＬＥＥＰ(2)及びテスト信号ＴＥＳＴ(2)を出力する。スイッチ部１０(2)は、電源制御信号ＮＳＬＥＥＰ(2)及びテスト信号ＴＥＳＴ(2)が入力され、電源制御信号ＮＳＬＥＥＰ(4)及びテスト信号ＴＥＳＴ(4)を出力する。このように、各スイッチ部１０(n)は、電源制御信号ＮＳＬＥＥＰ(2n-2)及びテスト信号ＴＥＳＴ(2n-2)が入力され、電源制御信号ＮＳＬＥＥＰ(2n)及びテスト信号ＴＥＳＴ(2n)を出力する。

【0037】

なお、同図のように、本実施形態のスイッチ部１０を複数用いた構成を採用した場合、ラッシュカレントが半導体集積回路１に影響を与えるおそれがある。この場合、後述するように、本実施形態のスイッチ部１０の動作を制御することにより、そのようなラッシュカレントの発生を効果的に抑制することができる（図６乃至図８参照）。

【0038】

次に、並列に接続された複数のスイッチ部１０に対する故障診断の方法について、図３及び図４を用いて説明する。図３は、本発明の一実施形態に係る半導体集積回路の一部の構成を示すブロックダイアグラムである。具体的には、同図は、半導体集積回路１の分割された領域（機能ブロック）におけるある論理セル２０に対して電力を供給する電源線ＴＶＤＤとＶＶＤＤとの間に並列的に設けられた３つのスイッチ部１０(1)〜１０(3)を示している。論理セル２０は、例えば、Ａ／Ｄ変換回路やＰＬＬ回路やメモリセルなどである。また、論理セル２０は、論理セル制御線ＬＣＮＴを介して、図示しない制御回路により制御され得る。

【0039】

また、図４は、かかるスイッチ部１０(1)〜１０(3)に対して供給される各種の制御信号のタイミングチャートである。図４に示すような各種の制御信号が図３に示す半導体集積回路１に入力された場合、出力される各信号の状態は以下のように遷移し、特定のスイッチ部１０（即ち、本例ではスイッチ部１０(2)）のみがオンとなる。

【0040】

図４において、ラッチ制御信号Ｇ１及びＧ２は、例えば接地線ＧＮＤの電位を“Ｌ”、電源線ＴＶＤＤの電位を“Ｈ”とした交番信号である。そして、ラッチ制御信号Ｇ１の一つ目の立ち上がりエッジによって、スイッチ部１０(1)のラッチ部１４(1)は、“Ｌ”となっている電源制御信号ＮＳＬＥＥＰ(0)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(1)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(1)は、不定電位から“Ｈ”へと変化し、電源スイッチ１２(1)を非導通状態へと遷移させる。

【0041】

また、ラッチ制御信号Ｇ２の一つ目の立ち上がりエッジによって、スイッチ部１０(1)のラッチ部１６(1)は、電源制御信号ＮＳＬＥＥＰ(1)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１６(1)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(2)は、不定電位から“Ｌ”へと変化する。

【0042】

次に、ラッチ制御信号Ｇ１の二つ目の立ち上がりエッジによって、ラッチ部１４(1)は、“Ｈ”となっている電源制御信号ＮＳＬＥＥＰ(0)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(1)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(1)は、“Ｈ”から“Ｌ”へと変化し、電源スイッチ１２(1)を導通状態へと遷移させる。

【0043】

また、ラッチ部１４(2)は、ラッチ制御信号ＮＳＬＥＥＰ(2)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(2)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(3)は、不定電位から“Ｈ”へと変化し、電源スイッチ１２(2)を非導通状態へと遷移させる。

【0044】

さらに、ラッチ制御信号Ｇ２の二つ目の立ち上がりエッジによって、ラッチ部１６(1)は、電源制御信号ＮＳＬＥＥＰ(1)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１６(1)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(2)は、“Ｌ”から“Ｈ”へと変化する。

【0045】

また、ラッチ部１６(2)は、電源制御信号ＮＳＬＥＥＰ(3)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１６(2)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(4)は、不定電位から“Ｌ”へと変化する。

【0046】

そして、ラッチ制御信号Ｇ１の三つ目の立ち上がりエッジによって、ラッチ部１４(1)は、“Ｌ”となっている電源制御信号ＮＳＬＥＥＰ(0)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(1)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(1)は、“Ｌ”から“Ｈ”へと変化し、電源スイッチ１２(1)を非導通状態へと遷移させる。

【0047】

また、ラッチ部１４(2)は、電源制御信号ＮＳＬＥＥＰ(2)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(2)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(3)は、“Ｈ”から“Ｌ”へと変化し、電源スイッチ１２(2)を導通状態へと遷移させる。

【0048】

ラッチ部１４(3)は、電源制御信号ＮＳＬＥＥＰ(4)をデータ入力端子Ｄより取り込む。この場合、ラッチ部１４(3)のデータ出力端子ＱＮから論理否定を介して出力される電源制御信号ＮＳＬＥＥＰ(5)は、不定電位から“Ｈ”へと変化し、電源スイッチ１２(3)を非導通状態へと遷移させる。

【0049】

このようにして、最終的に、スイッチ部１０(1)はオフ、スイッチ部１０(2)はオン、スイッチ部１０(3)はオフとなる。このように、各種の制御信号を操作することによって、各スイッチ部１０を任意の状態になるように制御することができる。

【0050】

次に、半導体集積回路における複数のスイッチ部１０に対する故障検出のための試験を、図５及び図６を参照しつつ説明する。ここで、図５は、半導体集積回路における複数のスイッチ部に対する故障検出の試験を説明するための図である。また、図６は、本発明の一実施形態に係る半導体集積装置における複数のスイッチ部に対する故障検出の試験方法を説明するためのフローチャートである。試験は、例えば、個別化されたダイとしての半導体集積回路１に対して実施されても良いし、個別化される前のウェハに対して実施されても良い。

【0051】

これらの図を参照して、複数のスイッチ部１０を含む半導体集積回路１は、まず、例えば、試験装置５００の台座に載置され、プローブＰ１を介して制御部５１０及び測定部５２０に接続される(Ｓ６０１)。次に、制御部５１０は、入出力部５３０より受け取った入力信号に基づいて、試験対象とすべき一のスイッチ部１０をオンに、他のスイッチ部１０をオフになるように制御する（Ｓ６０２）。かかる状態で、測定部５２０は、テスト線ＷＴＥＳＴの電位を測定し、該測定した値を制御部５１０に出力する（Ｓ６０３）。

【0052】

制御部５１０は、測定値が所望の電位レベルにあるか否かを判定し（Ｓ６０４）、該測定値が所望の電位レベルにあると判定した場合には（Ｓ６０４のＹｅｓ）、該スイッチ部１０は故障でないと判定する（Ｓ６０５）。一方、制御部５１０は、該測定値が所望の電位レベルにないと判定した場合には（Ｓ６０４のＮｏ）、該スイッチ部１０は故障であると判定する（Ｓ６０６）。つまり、仮に、試験対象であるスイッチ部１０に何らかの故障があり、該試験対象のスイッチ部１０が非導通状態である場合、試験対象となっていない他のスイッチ部１０と合わせて、全てのスイッチ部１０が非導通状態となる。この時、電源線ＶＶＤＤは論理セル２０に接続されているため、電源線ＶＶＤＤの電位は、漏れ電流により最終的には接地線ＧＮＤの電位まで低下する。また、テスト線ＷＴＥＳＴは、電源線ＶＶＤＤに接続されているため、テスト線ＷＴＥＳＴの電位の測定時に、テスト線ＷＴＥＳＴの電位が電源線ＴＶＤＤの電位と比較して十分に低ければ、試験対象のスイッチ部１０が何らかの故障を有していると判断することができる。

【0053】

そして、制御部５１０は、半導体集積回路１における複数のスイッチ部１０の全てについてかかる導通試験を行ったか否かを判定し（Ｓ６０７）、まだ試験対象としてないスイッチ部１０がある場合には（Ｓ６０７のＮｏ）、Ｓ６０２のステップに戻り、上記処理を行う。このようにして、制御部５１０は、ラッチ制御信号Ｇ１及びＧ２の値を制御して、試験対象となる一のスイッチ部１０が順番にオンとなるように切り替え、そのテスト線ＷＴＥＳＴを介して電位を測定することにより、故障したスイッチ部１０があるか否かの検出を行う。

【0054】

ところで、図２に示したように、電源線ＴＶＤＤとＶＶＤＤとの間に多数のスイッチ部１０を並列的に設けた場合、動作時に発生するラッシュカレントにより半導体集積回路１に影響を与えるおそれがある。しかしながら、本実施形態のスイッチ部１０を用いた構成では、並列に設けられたスイッチ部１０のそれぞれを容易に駆動制御することが可能であるため、ラッシュカレントを効果的に抑制することができるようになる。以下では、図２に示したような多数のスイッチ部１０を含む半導体集積回路１におけるラッシュカレントの抑制方法について説明する。

【0055】

図７乃至９は、本発明の一実施形態に係るスイッチ部を含む半導体集積回路におけるラッシュカレントの抑制方法を説明するための図であって、具体的には、複数のスイッチ部１０に対する各種制御信号のタイミングチャートを示している。

【0056】

まず、図７に示す例では、電源制御信号ＮＳＬＥＥＰは“Ｈ”、即ち、その電位は電源線ＶＤＤの電位に固定され、また、ラッチ制御信号Ｇ１とラッチ制御信号Ｇ２とは、それぞれの立ち上がりエッジが第１の時間間隔ごとに交互に現れるように制御される。このような制御により、ラッチ制御信号Ｇ１及びＧ２が交互に“Ｌ”から“Ｈ”へと立ち上がるタイミングごとに、電源制御信号ＮＳＬＥＥＰが次段のスイッチ部１０に伝搬し、各スイッチ部１０が順にオフからオンへと切り替わることになる。従って、各スイッチ部１０が同時にオンになることがなく、ラッシュカレントを抑制することができる。

【0057】

次に、図８に示す例では、ラッチ制御信号Ｇ１とラッチ制御信号Ｇ２とは、それぞれの立ち上がりエッジが、上記第１の時間間隔よりも長い第２の時間間隔ごとに交互に現れるように制御される。つまり、図７に示した例と比較して、本例では、電源制御信号ＮＳＬＥＥＰが各スイッチ部１０に伝搬する速度を遅くして、各スイッチ部１０を順次オンに切り替わるタイミングを遅くしている。これにより、より効果的にラッシュカレントの抑制することができる。

【0058】

また、図９に示す例では、ラッチ制御信号Ｇ１及びＧ２は、“Ｈ”になるように制御される。こうすることで、電源制御信号ＮＳＬＥＥＰが下流のスイッチ部１０へと高速に伝搬し、各スイッチ部１０は順次にオフからオンに切り替わることになる。この制御方法は、電源制御信号ＮＳＬＥＥＰが各スイッチ部１０に伝搬していくのに最も時間を要すことなく行うことができる。

【0059】

このように、本実施形態の複数のスイッチ部１０に対して各種の制御信号を与えることにより、各スイッチ部１０を順次にオンに切り替えることができ、従って、スイッチ部１０の一斉駆動を回避できるため、ラッシュカレントを効果的に抑制することができるようになる。

【0060】

なお、上記の例では、複数のスイッチ部１０は、その全てが順次にオン動作するように制御されたが、これに限られるものでなく、例えば、その一部のみを対象にして順次にオン動作するようにされても良い。

【0061】

ラッシュカレントの発生を効果的に抑制するため、ラッシュカレントの評価試験により、複数のスイッチ部１０の最適な制御タイミングを決定しても良い。即ち、ラッシュカレントの評価試験の結果を用いて、例えば、半導体集積回路内の分割領域（機能ブロック）ごとに、各スイッチ部１０のオン動作のタイミングを調整することにより、ラッシュカレントを抑制しつつも、各スイッチ部１０のオフからオンへの遷移速度を損なわないようにすることができる。また、半導体集積回路１チップ毎に、各スイッチ部１０の最適な制御タイミングを設定する事で、製造ばらつきによる半導体集積回路１チップ毎の、ラッシュカレントのばらつきを収束させることができるようになる。

【0062】

ラッシュカレントの評価を行うための試験は、図１０に示すような試験装置を用いて、例えば、以下の手順で実施される。即ち、図１０は、本発明の一実施形態に係るスイッチ部を含む半導体集積回路におけるラッシュカレントの評価試験を説明するための図である。なお、同図から明らかなように、該評価試験は、図５に示した構成に試験装置９００を追加することで実施することができる。

【0063】

同図を参照して、複数のスイッチ部１０を含む半導体集積回路１は、プローブＰ１を介して制御部５１０及び測定部５２０に接続される。また、第２の試験装置９００は、例えば、プローブＰ２を介して試験装置９００の測定部９２０に接続される。ここで、制御部５１０は、制御信号ＬＣＮＴを用いて、論理セル２０を所望の状態に設定しても良い。次に、制御部５１０は、入出力部５３０より受け渡された入力信号に基づいて、スイッチＳ１をオフに切り替えた後、各スイッチ部１０を順々にオフからオンに切り替えていく。その結果、電源制御信号ＮＳＬＥＥＰの電位は“Ｈ”に固定され、ラッチ制御信号Ｇ１及びＧ２は交互に“Ｈ”となるサイクルを繰り返す。従って、各スイッチ部１０は、電源制御信号ＮＳＬＥＥＰによってオフからオンに切り替わる。電源制御信号ＮＳＬＥＥＰが各スイッチ部１０を介している構成上、全てのスイッチ部１０が同時にオンになることはなく、ラッシュカレントの発生は抑制される。かかる状態で、測定部は電源線ＴＶＤＤの電流を測定することで、ラッシュカレントを評価することができる。

【0064】

複数のスイッチ部１０の最適な制御タイミングの設定は、試験装置９００を用いた試験によって得られた、ラッシュカレントの評価結果を基準に行われる。ここでは、図７又は図８に示した制御信号を用いるものとする。試験によって得られたラッシュカレントの評価結果が、ラッシュカレントの発生が少ない結果である場合、ラッチ制御信号Ｇ１の“Ｌ”から“Ｈ”への立ち上がりから、第２のラッチ制御信号Ｇ２の“Ｌ”から“Ｈ”への立ち上がりまでの時間間隔が試験時より短くなるように、ラッチ制御信号Ｇ１及びＧ２のパターンを調整する。また、試験によって得られたラッシュカレントの評価結果が、ラッシュカレントの発生が許容できる量以上に多い結果である場合、ラッチ制御信号Ｇ１の“Ｌ”から“Ｈ”への立ち上がりから、ラッチ制御信号Ｇ２の“Ｌ”から“Ｈ”への立ち上がりまでの時間間隔が十分に長くなるように、ラッチ制御信号Ｇ１及びＧ２のパターンを調整する。

【0065】

以上のように、本実施形態によれば、第１の試験装置５００によって、制御部５１０が、ラッチ制御信号Ｇ１及びＧ２を制御して、所望の電源スイッチ１２のゲートに電源制御信号ＮＳＬＥＥＰの電位を入力し、特定のスイッチ部１０のみ導通状態になるように設定する。その状態で、電源線ＶＶＤＤに接続されているテスト線ＷＴＥＳＴの電位を測定部５２０で測定することによって、導通状態に設定された特定のスイッチ部１０の常時オフ状態となった縮退故障を、直接的に観測できることができるようになる。

【0066】

また、本実施形態によれば、ラッチ制御信号Ｇ１及びＧ２が、スイッチ部１０内のラッチ部１４及びラッチ部１６を交互に入出力導通状態にし、電源制御信号ＮＳＬＥＥＰを、ラッチ制御信号Ｇ１の電位を接地線ＧＮＤから電源線ＴＶＤＤへの立ち上がりに応じて、各スイッチ部１０に伝搬させる。すると、各スイッチ部１０が、電源制御信号ＮＳＬＥＥＰの伝搬に応じて、一つずつ順にオフからオンに切り替わり、それによってラッシュカレントの効果を抑制することができるようになる。

【0067】

図１１は、本発明の他の実施形態に係る半導体集積回路におけるスイッチ部の接続構成の他の例を示す図である。同図に示す接続構成は、図２に示したものと比較して、本発明のスイッチ部１０のいくつかが、従来のスイッチ３０（即ち、電源スイッチ１２に相当する。）に変更されているという点で相違する。即ち、本実施形態では、半導体集積回路１のある分割領域において並列的に設けられるスイッチ群のうちのいくつかがスイッチ部１０に置き換えられる。本実施形態の接続形態によれば、必要な箇所のみに本実施形態のスイッチ部１０を適用することで、半導体集積回路１の回路規模の増大を抑えつつ、ラッシュカレントの発生を抑制することができる。

【0068】

図１２は、本発明の他の実施形態に係る半導体集積回路におけるスイッチ部の構成の一例を示すブロックダイアグラムである。即ち、本実施形態のスイッチ部４０は、上述したスイッチ部１０に対応する機能構成を複数系統含むように構成される。なお、同図では、２系統の機能構成を含むスイッチ部４０が示されている。

【0069】

即ち、同図に示すように、電源スイッチ１２Ａ及び１２Ｂのそれぞれは、例えば、Ｐ型ＭＯＳＦＥＴを含んで構成される。本例では、電源スイッチ１２Ａは、電源スイッチ１２Ｂと比較して、ソース−ドレイン間に流すことができる許容電流量が少ないスイッチが選択されている。上記実施形態と同様に、電源スイッチ１２Ａ及び１２Ｂのドレインは、電源線ＴＶＤＤに接続され、ソースは電源線ＶＶＤＤに接続される。電源スイッチ１２Ａ及び電源スイッチ１２Ｂのゲートは、ラッチ部１４Ａ及び１４Ｂのデータ出力端子ＱＮにそれぞれ接続される。

【0070】

スイッチ部４０の各構成要素及びその動作は上記実施形態と同様であるので、説明を省略する。

【0071】

本実施形態では、電源スイッチ１２Ａ及び１２Ｂをオフからオンへと遷移させるタイミングが、相互に異なるタイミングで制御されることにより、ラッシュカレントをより効果的に抑制することができる。また、ラッチ部１４Ａ及び１４Ｂは、いずれも同じラッチ制御信号Ｇ１によって制御される。従って、電源スイッチ１２Ａ及び１２Ｂをオフからオンへと遷移させるタイミングは、回路のレイアウト設計工程において、配線の配置や電源スイッチの選択によって、決定することができる。或いは、入力制御信号ＮＳＬＥＥＰＩＮ＿Ａ及びＮＳＬＥＥＰＩＮ＿Ｂによって、制御することもできる。上記実施形態と同様に、本実施形態のスイッチ部４０は、電源線ＴＶＤＤとＶＶＤＤとを基点として並列的に設けることができる。また、同図に示した例では、スイッチ部４０は、２系統のスイッチ機能で構成されているが、これに限られるものでなく、任意の系統数のスイッチ機能で構成されて良い。

【0072】

以上のように、本実施形態によれば、スイッチ部４０に複数系統のスイッチ部１０を含んでいるので、それらをきめ細かく制御することで、ラッシュカレントの発生をより効果的に抑制することができるようになる。

【0073】

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

【0074】

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

【0075】

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

【産業上の利用可能性】

【0076】

本発明は、半導体集積回路の分野において広く利用することができる。

【符号の説明】

【0077】

１…半導体集積回路
１０…スイッチ部
１２…電源スイッチ
１４…ラッチ部
１６…ラッチ部
２０…論理セル
３０…スイッチ
４０…スイッチ部
５００…試験装置
５１０…制御部
５２０…測定部
５３０…入出力部
９００…試験装置
９２０…測定部
９３０…入出力部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】