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特開2015-122494自己較正されるPTAT電流基準を備えた電子回路及びこれを作動させる方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-122494(P2015-122494A)
(43)【公開日】2015年7月2日
(54)【発明の名称】自己較正されるPTAT電流基準を備えた電子回路及びこれを作動させる方法
(51)【国際特許分類】
   H01L 21/822 20060101AFI20150605BHJP
   H01L 27/04 20060101ALI20150605BHJP
【FI】
   H01L27/04 V
【審査請求】有
【請求項の数】17
【出願形態】OL
【全頁数】12
(21)【出願番号】特願2014-253730(P2014-253730)
(22)【出願日】2014年12月16日
(31)【優先権主張番号】13198965.9
(32)【優先日】2013年12月20日
(33)【優先権主張国】EP
(71)【出願人】
【識別番号】506425538
【氏名又は名称】ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】アルノー・カサグランド
(72)【発明者】
【氏名】ジャン−リュック・アレン
【テーマコード(参考)】
5F038
【Fターム(参考)】
5F038AR22
5F038AV13
5F038AV18
5F038CD06
5F038DT08
5F038EZ20
(57)【要約】
【課題】 電子回路製造方法における何らかのばらつきとは独立に電流基準の精度を改善するような自己較正されるPTAT電流基準を備える電子回路を提供する。
【解決手段】 自己較正されるPTAT電流基準を備えた電子回路(1)は、PTAT出力電流(IOUT)を供給する少なくとも1つの集積された抵抗(8)に依存するPTAT電流ジェネレーター(3)を有する。これは、さらに、少なくとも1つのスイッチドキャパシター抵抗(12)に依存して基準電流(Iref)を供給する基準電流ジェネレーター(2)を有する。基準電流(Iref)及びPTAT出力電流(IOUT)は、コンパレーター(6)において比較される。これによって、PTAT電流ジェネレーターの電流ミラーにおけるプログラム可能な集積された抵抗(8)をデジタル的に適応させ、又はトランジスター(P11、P12、P13)の大きさ比をデジタル的に適応させて、適応されたPTAT出力電流(IOUT)を供給する。
【選択図】図1
【特許請求の範囲】
【請求項1】
自己較正されるPTAT電流基準を備える電子回路(1)であって、前記電子回路(1)は少なくとも1つの集積されたプログラム可能な抵抗(8)に依存してPTAT出力電流(IOUT)を供給するPTAT電流ジェネレーター(3)を有し、さらに、少なくとも1つのスイッチドキャパシター抵抗(12)に依存して基準電流(Iref)を供給する基準電流ジェネレーター(2)を有し、
前記基準電流(Iref)及び前記PTAT出力電流(IOUT)は、コンパレーター(6)において比較され、これによって、前記PTAT電流ジェネレーターの電流ミラーにおける前記プログラム可能な抵抗(8)をデジタル的に適応させ、又はトランジスター(P11、P12、P13)の大きさ比をデジタル的に適応させて、適応された前記PTAT出力電流(IOUT)を供給する
ことを特徴とする電子回路(1)。
【請求項2】
前記コンパレーター(6)は、前記プログラム可能な抵抗(8)又はトランジスター(P11、P12、P13)の大きさ比のデジタル的な適応を制御するために、前記基準電流(Iref)と前記PTAT出力電流(IOUT)との比較によって得られる、前記コンパレーター(6)からの出力データを受ける処理装置(7)に接続される
ことを特徴とする請求項1に記載の電子回路(1)。
【請求項3】
前記処理装置(7)は、前記プログラム可能な抵抗(8)又は前記トランジスター(P11、P12、P13)の大きさ比の周期的な適応のために二分法アルゴリズムを実装しており、
前記処理装置は、前記プログラム可能な抵抗(8)又は前記トランジスター(P11、P12、P13)の大きさ比のデジタル的な適応のための最終バイナリーワードを記憶するメモリーを有する
ことを特徴とする請求項2に記載の電子回路(1)。
【請求項4】
前記基準電流ジェネレーター(2)は、第1の種類の導電率のトランジスター(N1、N2)で形成された第1の電流ミラーと、及び第2の種類の導電率のトランジスター(P1、P2、P3)で形成された第2の電流ミラーとを有し、
前記第1及び第2の電流ミラーは、供給電圧源(VDD)の2つの端子間で直列マウントされ、
前記スイッチドキャパシター抵抗(12)は、前記第1の電流ミラーのトランジスター(N2)のソース又はトランスミッターに、前記電圧源の前記端子間の第1及び第2の電流ミラーと直列に接続される
ことを特徴とする請求項1に記載の電子回路(1)。
【請求項5】
前記第1の電流ミラーは、NMOSトランジスター(N1、N2)を有し、
前記第2の電流ミラーは、PMOSトランジスター(P1、P2、P3)を有する
ことを特徴とする請求項4に記載の電子回路(1)。
【請求項6】
前記第1の電流ミラーは、第1のNMOSトランジスター(N1)及び第2のNMOSトランジスター(N2)を有し、
前記第1のNMOSトランジスター(N1)は、ソースがアース端子に接続されゲートとドレーンがお互い接続され、
前記第2のNMOSトランジスター(N2)は、ソースが前記スイッチドキャパシター抵抗(12)に接続され、
ゲートが前記第1のNMOSトランジスター(N1)のゲートに接続され、前記スイッチドキャパシター抵抗(12)の他方の端子がアース端子に接続され、
前記第2の電流ミラーは、第1のPMOSトランジスター(P1)、第2のPMOSトランジスター(P2)及び第3のPMOSトランジスター(P3)を有し、
これらの第1、第2及び第3のPMOSトランジスターはそれぞれ、ソースが前記電圧源(VDD)の高電位端子に接続し、かつ、ゲートどうしがお互い接続し、
前記第1のPMOSトランジスター(P1)は、ドレーンとゲートがお互いに接続し、ドレーンが前記第1のNMOSトランジスター(N1)のドレーンにさらに接続し、
前記第2のPMOSトランジスター(P2)は、ドレーンとゲートがお互いに接続し、ドレーンが前記第2のNMOSトランジスター(N2)のドレーンにさらに接続し、
前記第3のPMOSトランジスター(P3)は、前記基準電流(Iref)を供給するドレーンを有する
ことを特徴とする請求項5に記載の電子回路(1)。
【請求項7】
前記第2のNMOSトランジスター(N2)は、前記第1のNMOSトランジスター(N1)よりもN倍大きく、ここで、Nは、2以上の整数であり、好ましくは6である
ことを特徴とする請求項6に記載の電子回路(1)。
【請求項8】
前記スイッチドキャパシター抵抗(12)は、キャパシター(C)と、前記キャパシターと並列に接続された第1のスイッチ(4)と、及び前記キャパシターの電極と前記第1の電流ミラーの前記トランジスター(N2)のソース又はトランスミッターとの間に接続された第2のスイッチ(5)とを有し、
前記第1のスイッチ(4)は、第1の制御信号(Φ1)によって制御され、
前記第2のスイッチ(5)は、第2の制御信号(Φ2)によって制御され、
前記第1及び第2の制御信号は、時間ベースを介して生成され、かつ、前記第2のスイッチが閉じているときに前記第1のスイッチは開いており、前記第2のスイッチが開いているときに前記第1のスイッチは閉じている
ことを特徴とする請求項4に記載の電子回路(1)。
【請求項9】
前記PTAT電流ジェネレーター(3)は、第1の種類の導電率のトランジスター(N11、N12)で形成された第1の電流ミラーと、第2の種類の導電率のトランジスター(P11、P12、P13)で形成された第2の電流ミラーとを有し、
前記第1及び第2の電流ミラーは、供給電圧源(VDD)の2つの端子の間で直列マウントされており、
前記抵抗(8)は、前記第1の電流ミラーのトランジスター(N12)のソース又はトランスミッターに、前記電圧源の端子間の前記第1及び第2の電流ミラーと直列に接続される
ことを特徴とする請求項1に記載の電子回路(1)。
【請求項10】
前記第1の電流ミラーは、NMOSトランジスター(N11、N12)を有し、
前記第2の電流ミラーは、PMOSトランジスター(P11、P12、P13)を有する
ことを特徴とする請求項9に記載の電子回路(1)。
【請求項11】
前記第1の電流ミラーは、第1のNMOSトランジスター(N11)及び第2のNMOSトランジスター(N12)を有し、
前記第1のNMOSトランジスター(N11)は、ソースがアース端子に接続されゲートとドレーンがお互いに接続され、
前記第2のNMOSトランジスター(N12)は、ソースが前記抵抗(8)に接続され、ゲートが前記第1のNMOSトランジスター(N11)のゲートに接続され、前記抵抗(8)の他方の端子がアース端子に接続され、
前記第2の電流ミラーは、第1のPMOSトランジスター(P11)、第2のPMOSトランジスター(P12)及び第3のPMOSトランジスター(P13)を有し、
これらの第1、第2及び第3のPMOSトランジスターはそれぞれ、ソースが前記電圧源(VDD)の高電位端子に接続され、ゲートどうしがお互いに接続され、
前記第1のPMOSトランジスター(P11)は、ドレーンがゲートに及び前記第1のNMOSトランジスター(N11)のドレーンに接続され、
前記第2のPMOSトランジスター(P12)は、ドレーンがそのゲートに及び前記第2のNMOSトランジスター(N12)のドレーンに接続され、
前記第3のPMOSトランジスター(P13)は、前記基準電流(Iref)を供給するドレーンを有する
ことを特徴とする請求項10に記載の電子回路(1)。
【請求項12】
前記第2のNMOSトランジスター(N12)は、前記第1のNMOSトランジスター(N11)よりもN’倍大きく、ここで、N’は、2以上の整数であり、好ましくは6である
ことを特徴とする請求項11に記載の電子回路(1)。
【請求項13】
前記第3のPMOSトランジスター(P13)は、ユニットトランジスターの群で形成され、
これらのユニットトランジスターは、前記PTAT出力電流(IOUT)を適応させるために、デジタル的に制御されたスイッチと組み合わさっている
ことを特徴とする請求項11に記載の電子回路(1)。
【請求項14】
請求項1〜13のいずれかに記載の電子回路(1)のPTAT電流源を較正する方法であって、この較正する方法は、
前記PTAT電流ジェネレーター(3)のPTAT出力電流(IOUT)を供給するステップと、
前記基準電流ジェネレーター(2)の基準電流(Iref)を供給するステップと、
前記PTAT出力電流(IOUT)と前記基準電流(Iref)を比較するステップと、
PTAT電流ジェネレーターの電流ミラーにおける前記集積されたプログラム可能な抵抗(8)を又は前記トランジスター(P11、P12、P13)の大きさ比を、デジタル的に適応させるステップと
を有することを特徴とする方法。
【請求項15】
前記デジタル的な適応は、処理装置(7)において二分法アルゴリズムに従って特定のサイクル数にわたって行われる
ことを特徴とする請求項14に記載の方法。
【請求項16】
前記処理装置(7)によって供給されるデジタルワードは、前記PTAT出力電流(IOUT)適応サイクルの終わりにおいて、前記処理装置のメモリーに記憶される
ことを特徴とする請求項15に記載の方法。
【請求項17】
前記PTAT出力電流(IOUT)適応サイクルの終わりにおいて、前記基準電流ジェネレーター(2)は、前記スイッチドキャパシター抵抗(12)からの制御信号の供給から分離される
ことを特徴とする請求項15又は16に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、自己較正されるPTAT電流基準を備える電子回路に関する。
【0002】
本発明は、さらに、電子回路のPTAT電流ジェネレーターを較正する方法に関する。
【背景技術】
【0003】
PTAT(Proportional to Absolute Temperature)電流は、絶対温度に比例する電流である。PTAT電流源は、少なくとも1つの温度依存性の電流を供給する電子回路において使用される。また、それらは、温度センサー電子回路、又は時間ベースと連係して機能を制御する回路においても使用することができる。
【0004】
一般的には、シリコン基板において集積された電子回路においてPTAT電流基準を生成するためには、従来の抵抗が電流生成分枝において使用される。このような抵抗の精度は、製造方法に応じて、例えば、MOSタイプでは、推定値に対して±30%変異することがある。製造工程の終わりにおいてこのような抵抗を較正して、PTAT電流基準が十分に正確であることを確実にすることがしばしば必要になる。これは、課題である。
【0005】
PTAT電流基準を較正するために、抵抗と、抵抗に接続されるプログラム可能なスイッチとのネットワークを使用して、電流を生成することができる。これには、いずれの製造工程を使用したとしてもその終わりにおいて、電流値を測定し、いくつかの抵抗の接続を制御して、所望のPTAT電流基準を得ることを必要とする。このことは、電流基準を適応させる動作を複雑にする。これも、課題である。
【発明の概要】
【発明が解決しようとする課題】
【0006】
したがって、本発明は、電子回路の製造方法における何らかのばらつきとは独立に電流基準の精度を改善し、最先端技術の前記課題を克服するような、自己較正されるPTAT電流基準を備える電子回路を提供することを目的の1つとする。
【課題を解決するための手段】
【0007】
このために、本発明は、独立請求項1に記載の特徴を有する自己較正されるPTAT電流基準を備える電子回路に関する。
【0008】
本電子回路の特定の実施形態が従属請求項2〜13において定められている。
【0009】
本電子回路の長所の1つは、PTAT電流生成ユニットの出力電流を基準電流と比較することによって、抵抗のネットワークをデジタル的に調整してPTAT電流基準を生成することができるという点にある。基準電流は等価なスイッチドキャパシター抵抗に基づいて基準電流ジェネレーターにおいて生成される。
【0010】
好ましいことに、また、PTAT出力電流と基準電流を比較することによって、PTAT電流生成ユニットの電流ミラートランジスターの大きさ比をデジタル的に適応させることができる。したがって、生成ユニットの電流ミラーにおいていくつかのトランジスターを並列に接続して、PTAT電流を供給することができる。
【0011】
好ましいことに、本電子回路を作動させるとすぐに、本電子回路のPTAT電流基準を自動的に較正することができる。この較正は、PTAT出力電流と基準電流とのいくつかの連続した二分法による比較によって行われる。この比較はコンパレーターにおいて行うことができる。このような電流ミラートランジスターを並列に接続することによる抵抗ネットワークの抵抗値又は出力電流値の適応は、コンパレーターからデータを受ける処理装置を介して制御される。
【0012】
好ましいことに、PTAT電流基準が第1段階において較正された後に、PTAT出力電流との比較のために基準電流を供給する基準ユニットを分離することができる。時間ベースから発生した、スイッチドキャパシター抵抗のスイッチのクロック信号は、消費電力を低減し、いずれのスペクトル汚染をも防ぐように、抑制される。このようなPTAT出力電流の自動較正によって、このPTAT電流は、電流ミラーと電流コンパレータのいずれのマッチング誤差をも考慮に入れつつ、標準的な最先端技術の集積された抵抗によって得られるこの種の電流よりも少なくとも2〜3倍正確であることができる。
【0013】
このために、本発明は、さらに、独立請求項14に記載の特徴を有する本電子回路のPTAT電流源を較正する方法に関する。
【0014】
本方法の特定のステップが、従属請求項15〜17において定められている。
【0015】
このような自己較正されるPTAT電流基準を備えた電子回路及びPTAT電流源を較正する方法の目的、利点及び特徴が、図面に示した少なくとも1つの実施形態(これに限定されない)に基づいて行う以下の説明を読むことによって、より明確に想起することができるであろう。
【図面の簡単な説明】
【0016】
図1図1は、本発明に係る自己較正されるPTAT電流基準を備えた電子回路の様々な構成要素についての単純化された図を示す。
図2図2は、本発明に係る自己較正されるPTAT電流基準を備えた電子回路のマスター基準ユニット用の少なくとも1つのキャパシターと連係したスイッチをクロックする信号のグラフを示す。
【発明を実施するための形態】
【0017】
以下の説明において、自己較正されるPTAT電流基準を備えた電子回路における当業者に周知な電子部品をすべて単純化した形態で説明する。
【0018】
図1は、電子回路1の第1の実施形態を示す。電子回路1は、較正基準電流Irefを供給するためのマスターユニット及びPTAT電流基準IOUTを出力するためのスレーブユニット3を有する。マスターユニット2は、スイッチドキャパシター抵抗12に依存する較正基準電流ジェネレーターIrefである。PTATスレーブユニット3は、PTAT電流基準IOUTを出力するための電流ジェネレーターである。PTATジェネレーターによって供給されるPTAT電流基準IOUTは、下で説明するように抵抗値Rをデジタル的に調整することができるような抵抗8に依存する。しかし、PTAT電流ジェネレーターにおける電流ミラートランジスターの大きさ比をデジタル的に適応させて、適応されたPTAT電流を供給することもできる。
【0019】
PTAT出力電流IOUTを適応させるために、コンパレーター6において、マスターユニット2の較正基準電流Irefと、スレーブユニット3のPTAT出力電流IOUTとの間の比較が行われる。理想的な場合又は較正済みの場合には、PTAT出力電流IOUTは基準電流Irefと同一である。しかし、抵抗8を備えた電子回路が、シリコン基板のような半導体基板において集積されるので、MOS製造工程の終わりにおける抵抗8の抵抗値は正確ではない。結果的に、PTAT出力電流IOUTは、電流Irefと同一ではなくなる。これらの状況の下で、プログラム可能な抵抗8がデジタル的に適応される。プログラム可能な抵抗8は、スイッチドキャパシター抵抗12と等価となるように適応させることができる。2つの電流どうしの比較に応じて、コンパレーター6からの出力データは、処理装置7に供給されて、プログラム可能な抵抗8のデジタル的な適応が制御される。
【0020】
このプログラム可能な抵抗8は、抵抗及びプログラム可能なスイッチのネットワークで形成することができる。この抵抗のネットワークは、直列及び/又は一部並列につながったいくつかのユニット抵抗を有する。直列のユニット抵抗の場合には、並列に接続しているスイッチを各ユニット抵抗又はユニット抵抗の群に設けることができる。これは、周知である。これらのスイッチは、処理装置7が発生したデジタル信号又はバイナリー制御ワードによって、幾らかのユニット抵抗を短絡させてプログラム可能な抵抗8の抵抗値を適応させるように制御される。
【0021】
このように、処理装置7は、スイッチを制御してプログラム可能な抵抗を適応させるためにバイナリーワードを供給する。プログラム可能な抵抗8を調整するために、例えば、16ビットのワードである、バイナリー制御ワードを供給することができる。これによって、評価される抵抗値に対して少なくとも約±5%の精度を確実にすることが可能になる。一方、較正なしでは、上記のように、プログラム可能な抵抗のエラーが±30%に近い場合がある。しかし、このような精度は、電流ミラー及び電流コンパレータ6におけるマッチング誤差を考慮しなければならず、これによって、精度をわずかに悪化させる可能性がある。
【0022】
プログラム可能な抵抗8を適応させるためには、二分法アルゴリズムを処理装置7において使用することが好ましい。これによって、プログラム可能な抵抗の最終値に迅速に収束させることが可能になる。この調整は、二分法アルゴリズムに従って、特定の数のサイクル行われる。PTAT出力電流IOUTが基準電流Irefと同一になると、プログラム可能な抵抗のためのバイナリープログラミングワードが記憶される。具体的には、処理装置7におけるメモリーにおいて記憶される。
【0023】
まず、マスターユニット、すなわち、基準電流ジェネレーター2は、第1の種類の導電率を有するトランジスターN1、N2(例、NMOSトランジスター)で形成された第1の電流ミラーを有する。マスターユニット2は、さらに、第2の種類の導電率を有するトランジスターP1、P2、P3(例、PMOSトランジスター)で形成された第2の電流ミラーを有する。第1及び第2の電流ミラーは、供給電圧源VDDの2つの端子間で直列マウントされる。第1の電流ミラーは、好ましくは、この電圧源の第1の端子に接続される。この場合において、第1の端子はアース端子である。一方、第2の電流ミラーは、好ましくは、高電位の端子VDDである電圧源の第2の端子に接続される。
【0024】
図1の第1の実施形態によると、第1の電流ミラーは、ソースがアースに接続され、ドレーン及びゲートがお互い接続されるような、第1のNMOSトランジスターN1と、及びゲートが第1のNMOSトランジスターN1のゲートに接続され、ソースがスイッチドキャパシター抵抗12及びフィルタリングキャパシターCfに接続されるような、第2のNMOSトランジスターN2とを有する。この実施形態において、スイッチドキャパシター抵抗12及びフィルタリングキャパシターCfも、アース端子に接続される。
【0025】
第1のNMOSトランジスターN1のドレーン及びゲートは、第2の電流ミラーの第1のPMOSトランジスターP1のドレーンに接続される。第2のNMOSトランジスターN2のドレーンは、第2の電流ミラーの第2のPMOSトランジスターP2のゲート及びドレーンに接続される。第1のPMOSトランジスターP1のゲートは、第2のPMOSトランジスターP2のゲートに接続される。第2の電流ミラーは、第1及び第2のPMOSトランジスターP1、P2と並列に接続している第3のPMOSトランジスターP3をさらに有する。第3のPMOSトランジスターP3のゲートは、第1及び第2のPMOSトランジスターP1、P2の各ゲートに接続される。第1、第2及び第3のPMOSトランジスターP1、P2、P3は、電圧源の高電位端子VDDに接続される。第3のPMOSトランジスターP3のドレーンは、基準電流ジェネレーター2の基準電流Irefを供給する。
【0026】
スイッチドキャパシター抵抗12が第2のNMOSトランジスターN2のソースに接続されるので、このNMOSトランジスターN2は、第1のNMOSトランジスターN1よりもN倍大きく、この第1のNMOSトランジスターN1をユニットトランジスターであると考えることができる。これは、第2のNMOSトランジスターN2がN個の第1のNMOSトランジスターN1で形成されることを意味する。ここで、Nは2以上の整数である。例えば、N=6を選択することができ、この場合、第2のトランジスターN2が第1のトランジスターN1よりも6倍大きくなり、あるいは第1のトランジスターN1のMOSチャネル幅よりも少なくとも6倍大きなMOSチャネル幅を有する。
【0027】
したがって、スイッチドキャパシター抵抗12は、第1の電極が第1のスイッチ4及び第2のスイッチ5に接続されるようなキャパシターCを有する。キャパシターCの第2の電極は、アース端子に接続される。電子回路製造方法のCMOS技術においては、このキャパシターCは、CMOS蓄積キャパシター又は薄い金属酸化物電極を備えたキャパシターであることができる。これによって、精度が約±5%のスイッチドキャパシター抵抗12を得ることが可能になる。これに対して、標準的な集積された抵抗8の精度は、約±30%である。
【0028】
第1のスイッチ4が、キャパシターCの第1の電極とアース端子の間に配置され、一方、第2のスイッチ5は、キャパシターCの第1の電極と第2のNMOSトランジスターN2のソースとの間に配置される。第1のスイッチ4は、第1の制御信号Φ1によって制御され、第2のスイッチ5は、第2の制御信号Φ2によって交互に制御される。第1段階において、第2のスイッチ5が開いているときに第1のスイッチ4は閉じており、第2の段階において、第2のスイッチ5が閉じているときに第1のスイッチ4が開いている。各スイッチを、ゲートが対応する制御信号によって制御されるようなMOSトランジスター(例、NMOSトランジスター)の形態で作ることができる。
【0029】
図2は、2つの制御信号Φ1及びΦ2についての単純化された図を示す、これら2つの制御信号Φ1及びΦ2は、好ましくは、重複しない。これらの制御信号は、水晶発振器を備えた時間ベースを介して得ることができる。この水晶発振器時間ベースは、さらに、処理装置7の動作をクロックすることができる。各制御信号は、時間間隔T当たり1つの矩形の制御パルスを有する。第1の制御信号Φ1の矩形パルスは、持続時間t1を有し、これはT/4と等しくすることができる。一方、第2の制御信号Φ2の矩形パルスは、持続時間t2を有し、これもT/4と等しくすることができる。第1及び第2の制御信号Φ1、Φ2の矩形パルスの間にT/4の時間間隔があることも想起することができる。第1の制御信号Φ1の「1」状態の矩形パルスは、第1のスイッチ4を閉じるように制御し、一方、第2の制御信号Φ2の「1」状態の矩形パルスが、第2のスイッチ5を閉じるように制御する。
【0030】
第1及び第2の制御信号Φ1、Φ2を用いて第1及び第2のスイッチ4及び5を制御することによって得られる等価な抵抗は、T/Cと等しい。ここで、Tは、各制御信号の周期であり、Cは、キャパシターの容量を定める。周期Tを変更することによって、等価な抵抗の抵抗値を変更することができる。マスターユニット2のこの等価な抵抗は、従来のシリコン基板において集積される電子回路を製造する方法によって、±5%の精度で実現することができる。この等価な抵抗12は、PTAT電流の較正の後にスレーブユニット3においてデジタル的に調整されるプログラム可能な抵抗8と同一であることができる。
【0031】
PTAT出力電流IOUTの較正の後に、基準電流ジェネレーター2と、及び制御信号Φ1、Φ2を供給する時間ベースとを分離することができる。較正済みのPTAT電流ジェネレーターのみが、期待値の±5%等以内である保証されたPTAT出力電流IOUTを出力する状態で、動作可能となっている。
【0032】
マスターユニット2と同様の方法で、PTATスレーブユニット3又はPTAT電流ジェネレーター3は、第1の種類の導電率を有するトランジスターN11、N12(例、NMOSトランジスター)で形成された第1の電流ミラーを有する。PTATスレーブユニット3は、第2の種類の導電率を有するトランジスターP11、P12、P13(例、PMOSトランジスター)で形成された第2の電流ミラーをさらに有する。第1及び第2の電流ミラーは、供給電圧源VDDの2つの端子間で直列マウントされる。第1の電流ミラーは、好ましくは、この場合にアース端子である、電圧源の第1の端子に接続される。一方、第2の電流ミラーは、好ましくは、高電位端子VDDである、電圧源の第2の端子に接続される。
【0033】
図1に示すように、第1の電流ミラーは、ソースがアースに接続されドレーン及びゲートがお互い接続されている第1のNMOSトランジスターN11と、及びゲートが第1のNMOSトランジスターN11のゲートに接続されソースがプログラム可能な抵抗8に接続されている第2のNMOSトランジスターN12とを有し、このプログラム可能な抵抗8はアース端子にも接続されている。
【0034】
第1のNMOSトランジスターN11のドレーン及びゲートは、第2の電流ミラーの第1のPMOSトランジスターP11のドレーンに接続される。第2のNMOSトランジスターN12のドレーンは、第2の電流ミラーの第2のPMOSトランジスターP12のゲート及びドレーンに接続される。第1のPMOSトランジスターP11のゲートは第2のPMOSトランジスターP12のゲートに接続される。PTATスレーブユニット3の第2の電流ミラーは、第1及び第2のPMOSトランジスターP11、P12と並列に接続している第3のPMOSトランジスターP13をさらに有する。第3のPMOSトランジスターP13のゲートは、第1及び第2のPMOSトランジスターP11、P12のゲートに接続される。第1、第2及び第3のPMOSトランジスターP11、P12、P13のソースは、電圧源の高電位端子VDDに接続される。第3のPMOSトランジスターP13のドレーンは、PTAT電流ジェネレーター3のPTAT出力電流IOUTを供給する。
【0035】
プログラム可能な抵抗8が第2のNMOSトランジスターN12のソースに接続されるので、このNMOSトランジスターN2は、第1のNMOSトランジスターN11よりもN’倍大きい。これは、ユニットトランジスターであると考えることができる。このことは、第2のNMOSトランジスターN12がN’個の第1のNMOSトランジスターN1で形成されることを意味する。ここで、N’は2以上の整数である。例として、マスターユニット2の第2のトランジスターN2に対して、N’=6を選択することができる。このことによって、第1のトランジスターN11よりも6倍大きな第2のトランジスターN12を得ること、あるいは少なくとも第1のトランジスターN11のMOSチャネル幅よりも6倍大きなMOSチャネル幅を得ることが可能になる。しかし、数N’は、数Nとは異なっていてもよい。
【0036】
また、第3のPMOSトランジスターP13は、さらに、PTATスレーブユニット3の第2の電流ミラーの第1のPMOSトランジスターP11及び第2のPMOSトランジスターP12よりもM倍大きいことができる。ここで、Mは、1以上の整数である。Mが1に等しい場合、適応されたプログラム可能な抵抗8は、マスターユニット2のスイッチドキャパシター抵抗12と等価であることができる。
【0037】
電子回路1の変形実施形態(図示せず)によると、第3のPMOSトランジスターP13の代わりに、デジタル的に制御されたスイッチと組み合わさったユニットトランジスター群を用いることができる。プログラム可能な抵抗8の代わりに、所定の値の抵抗8を使用し、PTAT出力電流IOUTを供給する第2の電流ミラーのPMOSトランジスターの大きさ比をデジタル的に適応させることを想起することができる。二分法アルゴリズムによって較正サイクルの終わりにバイナリー適応ワードが供給される。トランジスターのセットを構成するためのこのバイナリーワードは、処理装置7に記憶される。
【0038】
また、マスターユニット2及びスレーブユニット3の電子構造を逆にすることを想起することができる。NMOSトランジスターを備えた第1の電流ミラーを、高電位端子VDDに接続されるPMOSトランジスターを備えた第1の電流ミラーで置き換えることができ、PMOSトランジスターを備えた第2の電流ミラーを、アース端子に接続されるNMOSトランジスターを備えた第2の電流ミラーで置き換えることができる。このような場合、スイッチドキャパシター抵抗12及びプログラム可能な抵抗8は高電位端子VDDに接続される。
【0039】
また、いくつかのスイッチドキャパシター抵抗が並列に配置され、これらの各スイッチドキャパシター抵抗は2つの制御信号によってそれぞれ制御されるような構成を想起することができる。
【0040】
すぐ前の説明から、当業者であれば、PTAT基準電流を備える電子回路のいくつかの変形実施形態を、請求の範囲によって定められる本発明の範囲から逸脱せずに考案することができるであろう。また、電流ミラーのトランジスターをバイポーラトランジスターとすることができる。
【符号の説明】
【0041】
1 電子回路
2 基準電流ジェネレーター
3 PTAT電流ジェネレーター
4 第1のスイッチ
5 第2のスイッチ
6 コンパレーター
7 処理装置
8 プログラム可能な抵抗
12 スイッチドキャパシター抵抗
12 スイッチドキャパシター抵抗
N1、N2、N11、N12、P1、P2、P3、P11、P12、P13 トランジスター
VDD 電圧源
図1
図2