特開 2015-129863 液晶表示装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-129863(P2015-129863A)

(43)【公開日】2015年7月16日

(54)【発明の名称】液晶表示装置及びその製造方法

(51)【国際特許分類】

   G02F 1/1343 20060101AFI20150619BHJP

   G02F 1/1368 20060101ALI20150619BHJP

   G02F 1/1335 20060101ALI20150619BHJP

   G09F 9/30 20060101ALI20150619BHJP

   H01L 29/786 20060101ALI20150619BHJP

【ＦＩ】

   G02F1/1343

   G02F1/1368

   G02F1/1335 505

   G09F9/30 338

   G09F9/30 349A

   G09F9/30 340

   H01L29/78 612C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2014-1423(P2014-1423)

(22)【出願日】2014年1月8日

(71)【出願人】

【識別番号】506087819

【氏名又は名称】パナソニック液晶ディスプレイ株式会社

(74)【代理人】

【識別番号】110000154

【氏名又は名称】特許業務法人はるか国際特許事務所

(72)【発明者】

【氏名】小野 記久雄

【テーマコード（参考）】

2H092

2H191

2H192

5C094

5F110

【Ｆターム（参考）】

2H092GA14

2H092GA15

2H092GA17

2H092JB02

2H092JB04

2H092JB05

2H092JB22

2H191FA05Y

2H191FA14Y

2H191FD22

2H191FD26

2H191GA05

2H191GA19

2H191HA15

2H191LA21

2H191LA40

2H192AA24

2H192BB12

2H192EA22

2H192EA43

2H192HA44

2H192JA33

5C094AA03

5C094BA03

5C094BA43

5C094DA12

5C094DA14

5C094EA04

5C094EA07

5C094FA01

5C094FA04

5F110AA02

5F110AA30

5F110BB01

5F110CC07

5F110DD02

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE44

5F110FF03

5F110FF29

5F110GG02

5F110GG15

5F110HK02

5F110HK03

5F110HK04

5F110HK06

5F110HK07

5F110HK08

5F110HK21

5F110HK33

5F110NN04

5F110NN23

5F110NN24

5F110NN73

5F110QQ02

(57)【要約】

【課題】ＩＰＳ方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図る。
【解決手段】第１及び第２の透明基板ＳＵＢ２を備え、第２の透明基板ＳＵＢ２には、複数のゲート信号線ＧＬと、複数のデータ信号線ＤＬと、複数の画素のそれぞれに対応して配置された複数の画素電極ＰＩＴと、画素電極ＰＩＴに対向配置された複数の共通電極ＣＩＴと、が形成されており、ゲート信号線ＧＬの線間ピッチＰｇが、データ信号線ＤＬの線間ピッチＰｄよりも小さくなっており、画素Ｐ１において、透明画素電極ＰＩＴは、平面的に見て、透明画素電極ＰＩＴに隣り合うゲート信号線ＧＬ２に重なっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

液晶を介して対向配置された、表示面側の第１基板と背面側の第２基板とを備え、
前記第２基板には、行方向に延在する複数のゲート信号線と、列方向に延在する複数のデータ信号線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対して表示面側に対向配置された共通電極と、が形成されており、
前記複数のゲート信号線の線間ピッチが、前記複数のデータ信号線の線間ピッチよりも小さくなっており、
前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素電極に隣り合う２本の前記ゲート信号線のうち少なくとも一方に重なっている、
ことを特徴とする液晶表示装置。

【請求項2】

前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線に隣り合う前記ゲート信号線に重なっている、
ことを特徴とする請求項１に記載の液晶表示装置。

【請求項3】

前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線に重なっている、
ことを特徴とする請求項１又は２に記載の液晶表示装置。

【請求項4】

前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、さらに、該画素を駆動するための前記ゲート信号線に重なっている、
ことを特徴とする請求項３に記載の液晶表示装置。

【請求項5】

前記複数の画素のそれぞれにおいて、平面的に見て、前記画素電極と、該画素を駆動するための前記ゲート信号線とが重なり合う部分の面積は、該画素電極と、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線とが重なり合う部分の面積よりも小さい、
ことを特徴とする請求項４に記載の液晶表示装置。

【請求項6】

前記複数の画素のそれぞれにおいて、前記ゲート信号線は、平面的に見て、列方向に隣り合う２つの前記画素電極に重なっている、
ことを特徴とする請求項４又は５に記載の液晶表示装置。

【請求項7】

前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線を跨ぐように重なっている、
ことを特徴とする請求項３に記載の液晶表示装置。

【請求項8】

前記画素電極は、前記ゲート信号線を覆う絶縁膜上に形成されている、
ことを特徴とする請求項２から７の何れか１項に記載の液晶表示装置。

【請求項9】

前記第２基板には、前記複数の画素のそれぞれに対応して配置された複数の着色部が形成されており、該複数の着色部は、行方向に同一色の前記着色部が配列され、列方向に異なる色の前記着色部が交互に配列されている、
ことを特徴とする請求項１に記載の液晶表示装置。

【請求項10】

基板上に、ゲート信号線を形成する工程と、
前記ゲート信号線を覆うように、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、走査方向に隣り合う前記ゲート信号線に一部が重なるように、画素電極を形成する工程と、
前記第１絶縁膜上に、前記ゲート信号線の線間ピッチよりも小さくなるように、データ信号線を形成する工程と、
前記データ信号線及び前記画素電極を覆うように、第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、共通電極を形成する工程と、
を含むことを特徴とする液晶表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶表示装置に関し、特には、ＩＰＳ（In Plane Switching）方式の液晶表示装置及びその製造方法に関する。

【背景技術】

【0002】

ＩＰＳ方式の液晶表示装置（例えば特許文献１参照）は、液晶を介して対向配置される一対の基板のうち少なくとも一方の基板における液晶側の各画素領域に、画素電極と共通電極とを備えて構成されている。この構成において、画素電極と共通電極との間に、基板に平行な方向の電界（横電界）を発生させて、横電界を液晶に印加して液晶を駆動させることにより、画素電極と共通電極との間の領域を透過する光の量を制御して画像表示を行う。ＩＰＳ方式の液晶表示装置は、表示面に対して斜め方向から観察しても表示に変化の少ない、いわゆる広視野角特性に優れているという利点がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１２−１１３０９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来のＩＰＳ方式の液晶表示装置では、画素電極と、該画素電極に隣り合う左右２本のデータ信号線との間に、寄生容量が生じ易い。そして、この寄生容量に起因して画素電位が変動し、表示ムラが生じるという問題がある。また、従来、上記寄生容量を低減させる方法として、画素電極と、該画素電極に隣り合う左右２本のデータ信号線との間の距離を大きくする方法が一般的である。しかし、この方法では、画素の開口率が低下するという問題が生じる。

【0005】

本発明は、上記実情に鑑みてなされたものであり、その目的は、ＩＰＳ方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図ることにある。

【課題を解決するための手段】

【0006】

本発明に係る液晶表示装置は、上記課題を解決するために、液晶を介して対向配置された、表示面側の第１基板と背面側の第２基板とを備え、前記第２基板には、行方向に延在する複数のゲート信号線と、列方向に延在する複数のデータ信号線と、行方向及び列方向に配列された複数の画素のそれぞれに対応して配置された複数の画素電極と、該複数の画素電極に対して表示面側に対向配置された共通電極と、が形成されており、前記複数のゲート信号線の線間ピッチが、前記複数のデータ信号線の線間ピッチよりも小さくなっており、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素電極に隣り合う２本の前記ゲート信号線のうち少なくとも一方に重なっている、ことを特徴とする。

【0007】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線に隣り合う前記ゲート信号線に重なっていてもよい。

【0008】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線に重なっていてもよい。

【0009】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、さらに、該画素を駆動するための前記ゲート信号線に重なっていてもよい。

【0010】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、平面的に見て、前記画素電極と、該画素を駆動するための前記ゲート信号線とが重なり合う部分の面積は、該画素電極と、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線とが重なり合う部分の面積よりも小さい、ことが好ましい。

【0011】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記ゲート信号線は、平面的に見て、列方向に隣り合う２つの前記画素電極に重なっていてもよい。

【0012】

本発明に係る液晶表示装置では、前記複数の画素のそれぞれにおいて、前記画素電極は、平面的に見て、該画素を駆動するための前記ゲート信号線の次に走査される前記ゲート信号線を跨ぐように重なっていてもよい。

【0013】

本発明に係る液晶表示装置では、前記画素電極は、前記ゲート信号線を覆う絶縁膜上に形成されていてもよい。

【0014】

本発明に係る液晶表示装置では、前記第２基板には、前記複数の画素のそれぞれに対応して配置された複数の着色部が形成されており、該複数の着色部は、行方向に同一色の前記着色部が配列され、列方向に異なる色の前記着色部が交互に配列されていてもよい。

【0015】

本発明に係る液晶表示装置の製造方法は、上記課題を解決するために、基板上に、ゲート信号線を形成する工程と、前記ゲート信号線を覆うように、第１絶縁膜を形成する工程と、前記第１絶縁膜上に、走査方向に隣り合う前記ゲート信号線に一部が重なるように、画素電極を形成する工程と、前記第１絶縁膜上に、前記ゲート信号線の線間ピッチよりも小さくなるように、データ信号線を形成する工程と、前記データ信号線及び前記画素電極を覆うように、第２絶縁膜を形成する工程と、前記第２絶縁膜上に、共通電極を形成する工程と、を含むことを特徴とする。

【発明の効果】

【0016】

本発明に係る液晶表示装置の構成によれば、ＩＰＳ方式の液晶表示装置において、表示ムラを低減するとともに、画素の開口率の向上を図ることができる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施形態１に係る液晶表示装置の全体構成を示す図である。

【図2】実施形態１の液晶表示パネルにおける２つの画素Ｐ１，Ｐ２の構成を示す平面図である。

【図3】画素配列の一例を示す平面図である。

【図4】図２に示す液晶表示パネルの４−４´切断線における断面図である。

【図5】図２に示す液晶表示パネルの５−５´切断線における断面図である。

【図6】（ａ）は、画素Ｐ１に形成される容量を示した等価回路図であり、（ｂ）は、画素Ｐ１及び次段の画素Ｐ２に関する各種信号を示すタイミングチャートである。

【図7】実施形態２の液晶表示パネルにおける２つの画素Ｐ１，Ｐ２の構成を示す平面図である。

【図8】図７に示す液晶表示パネルの８−８´切断線における断面図である。

【図9】図７に示す液晶表示パネルの９−９´切断線における断面図である。

【図10】２つの画素Ｐ１，Ｐ２の他の構成を示す平面図である。

【図11】図７に示す液晶表示パネルのＴＦＴ製造工程における第１ホトエッチング工程を示す図である。

【図12】図７に示す液晶表示パネルのＴＦＴ製造工程における第２ホトエッチング工程を示す図である。

【図13】図７に示す液晶表示パネルのＴＦＴ製造工程における第２ホトエッチング工程を示す図である。

【図14】図７に示す液晶表示パネルのＴＦＴ製造工程における第３ホトエッチング工程を示す図である。

【図15】図７に示す液晶表示パネルのＴＦＴ製造工程における第４ホトエッチング工程を示す図である。

【図16】図７に示す液晶表示パネルのＴＦＴ製造工程における第５ホトエッチング工程を示す図である。

【発明を実施するための形態】

【0018】

本発明の実施形態について、図面を用いて以下に説明する。

【0019】

［実施形態１］
図１は、実施形態１に係る液晶表示装置の全体構成を示す図である。液晶表示装置ＬＣＤは、画像表示領域ＤＩＡとこれを駆動する駆動回路領域とからなる。画像表示領域ＤＩＡには、隣り合うゲート信号線ＧＬと隣り合うデータ信号線ＤＬとで囲まれた画素領域が、行方向及び列方向にマトリクス状に複数配列されている。なお、ゲート信号線ＧＬが延在する方向を行方向、データ信号線ＤＬが延在する方向を列方向とする。

【0020】

各画素領域ではアクティブマトリクス表示が行われる。具体的には、走査線駆動回路からゲート信号線（走査線）ＧＬ１、ＧＬ２、…、ＧＬｎにゲート電圧が供給され、データ線駆動回路からデータ信号線ＤＬ１、ＤＬ２、…、ＤＬｍにデータ電圧が供給され、共通電極駆動回路から透明共通電極ＣＩＴに共通電圧（コモン電圧）が供給される。ゲート電圧による薄膜トランジスタＴＦＴのオン／オフによってデータ電圧が透明画素電極ＰＩＴに供給される。透明画素電極ＰＩＴに供給されたデータ電圧と、透明共通電極ＣＩＴに供給された共通電圧との差により生じる電界で液晶層ＬＣを駆動することにより、光の透過率を制御して画像表示を行う。

【0021】

各画素領域には、液晶層ＬＣにおける電圧低下を防止するために保持容量Ｃｓｔｇが形成されている。保持容量Ｃｓｔｇは、透明画素電極ＰＩＴと透明共通電極ＣＩＴとが絶縁膜（保護絶縁膜ＰＡＳ、第２絶縁膜）を介して互いに重なる領域に形成される（図４参照）。

【0022】

図２は、実施形態１の液晶表示パネルにおける２つの画素Ｐ１，Ｐ２の構成を示す平面図である。図２には、隣り合うゲート信号線ＧＬ１，ＧＬ２と隣り合うデータ信号線ＤＬ１，ＤＬ２とで囲まれた画素領域と、隣り合うゲート信号線ＧＬ２，ＧＬ３と隣り合うデータ信号線ＤＬ１，ＤＬ２とで囲まれた画素領域とを示している。

【0023】

各ゲート信号線ＧＬは、行方向に延在するとともに、列方向に線間ピッチＰｇで配列されている。各データ信号線ＤＬは、列方向に延在するとともに、行方向に線間ピッチＰｄで配列されている。ゲート信号線ＧＬの線間ピッチＰｇは、データ信号線ＤＬの線間ピッチＰｄよりも小さくなっている（Ｐｇ＜Ｐｄ）。すなわち、各画素領域は、行方向に細長い横長形状を有している。よって、カラー表示を行う場合は、例えば図３に示すように、赤色用の画素（Ｒ）、緑色用の画素（Ｇ）、及び青色用の画素（Ｂ）が、列方向に順に配列され、行方向に同一色の画素が配列された構成とすることができる。

【0024】

透明画素電極ＰＩＴは、平面的に見て、画素を駆動するためのゲート信号線ＧＬと、次に走査されるゲート信号線ＧＬとの両方に重なっている。具体的には、図２に示すように、平面的に見て、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴは、右端領域（右側短辺）が、画素Ｐ１を駆動するためのゲート信号線ＧＬ１に重なっており、下端領域（下側長辺）が、次に走査されるゲート信号線ＧＬ２に重なっている。同様に、画素Ｐ２の画素領域に形成される透明画素電極ＰＩＴは、右端領域が、画素Ｐ２を駆動するためのゲート信号線ＧＬ２に重なっており、下端領域が、次に走査されるゲート信号線ＧＬ３に重なっている。

【0025】

透明画素電極ＰＩＴの配置構成は、上記構成に限定されない。例えば、平面的に見て、透明画素電極ＰＩＴが、画素を駆動するためのゲート信号線ＧＬに重なっており、次に走査されるゲート信号線ＧＬに重なっていない構成であってもよい。具体的には、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴは、右端領域及び上端領域（上側長辺）がゲート信号線ＧＬ１に重なっている一方、ゲート信号線ＧＬ２には重なっておらず、画素Ｐ２の画素領域に形成される透明画素電極ＰＩＴは、右端領域及び上端領域がゲート信号線ＧＬ２に重なっている一方、ゲート信号線ＧＬ３には重なっていない構成であってもよい。

【0026】

また、図２に示す構成において、透明画素電極ＰＩＴの右端領域がゲート信号線ＧＬに重なっていなくてもよい。すなわち、透明画素電極ＰＩＴは、平面的に見て、画素を駆動するためのゲート信号線ＧＬに隣り合うゲート信号線ＧＬ、例えば、画素を駆動するためのゲート信号線ＧＬの次に走査されるゲート信号線ＧＬに重なっている構成であってもよい。

【0027】

ここで、液晶表示装置ＬＣＤの駆動方法を簡単に説明する。ゲート信号線ＧＬは低抵抗の金属層で形成されており、走査線駆動回路から走査用のゲート電圧が印加される。また、データ信号線ＤＬは低抵抗の金属層で形成されており、データ線駆動回路から映像用のデータ電圧が印加される。ゲート信号線ＧＬにゲートオン電圧が印加されると、薄膜トランジスタＴＦＴの半導体層ＳＥＭが低抵抗となり、データ信号線ＤＬに印加されたデータ電圧が、低抵抗の金属層で形成されたソース電極ＳＭを介して、ソース電極ＳＭに電気的に接続された透明画素電極ＰＩＴに伝達される。

【0028】

共通電圧は、共通電極駆動回路から透明共通電極ＣＩＴに印加される。透明共通電極ＣＩＴは、絶縁膜（保護絶縁膜ＰＡＳ、第２絶縁膜）を介して透明画素電極ＰＩＴに重なっている。透明共通電極ＣＩＴには、１画素領域内でスリット（開口部）が形成されている。透明共通電極ＣＩＴのスリットを介して、透明画素電極ＰＩＴから液晶層ＬＣを経て透明共通電極ＣＩＴに至る駆動用電界により液晶層ＬＣが駆動され、画像が表示される。

【0029】

なお、透明共通電極ＣＩＴのスリットの形状は、特に限定されず、細長形状であってもよいし、矩形状や楕円状等、一般的な開口部であってもよい。また、スリットの幅は、隣り合うスリット間の距離よりも大きくてもよいし小さくてもよい。

【0030】

上記の画素構成によれば、画素領域は横長形状のため、透明画素電極ＰＩＴの形成領域のうち、データ信号線ＤＬに隣接する領域（右端領域、左端領域）が、画素領域が縦長形状の場合と比較して小さくなる。そのため、透明画素電極ＰＩＴと、該透明画素電極ＰＩＴに隣り合う左右２本のデータ信号線ＤＬとの間に生じる寄生容量を、小さくすることができる。また、上記の画素構成では、透明画素電極ＰＩＴをゲート信号線ＧＬに重なるように形成している。そして、透明画素電極ＰＩＴの形成領域のうち、ゲート信号線ＧＬに重なる領域（上端領域又は下端領域）を、画素領域が縦長形状の場合と比較して大きくすることができる。そのため、画素の開口率を向上させることができる。以上より、寄生容量に起因する表示ムラを低減できるとともに、画素の開口率を向上させることができる。

【0031】

次に、画素の断面構造について以下に説明する。図４は、図２の４−４´切断線における断面図である。液晶層ＬＣは、２枚の透明基板である表示面側の第１の透明基板ＳＵＢ１（第１基板）と背面側の第２の透明基板ＳＵＢ２（第２基板）とに挟まれている。液晶層ＬＣには、電界方向に沿って液晶分子の長軸が揃うポジ型の液晶分子ＬＣＭが封入されている。

【0032】

第１の透明基板ＳＵＢ１及び第２の透明基板ＳＵＢ２の外側には、第１の偏光板ＰＯＬ１及び第２の偏光板ＰＯＬ２が貼付されている。偏光板ＰＯＬは周知の構成を適用することができる。液晶層ＬＣには、液晶分子ＬＣＭを固定できる、表示面側の第１の配向膜ＡＬ１と背面側の第２の配向膜ＡＬ２とが形成されている。配向膜ＡＬは周知の構成を適用することができる。カラーフィルタＣＦの表面には有機材料であるオーバーコート膜ＯＣが被覆されている。

【0033】

半導体層ＳＥＭは、外部光が直接当たると抵抗が低下して液晶表示装置ＬＣＤの保持特性が低下し、良好な画像表示が行えないおそれがある。そのため、第１の透明基板ＳＵＢ１における、半導体層ＳＥＭの上方の位置に、ブラックマトリクスＢＭが形成されている。ブラックマトリクスＢＭは、カラーフィルタＣＦの画素間の境界にも配置されており、これにより隣り合う画素の光が斜め方向から見えることによる混色が防止されるため、画像を滲みなく表示できるという大きな効果が得られる。但し、ブラックマトリクスＢＭの幅が広すぎると開口率や透過率が低下する。そのため、高精細の液晶表示装置において、明るく消費電力の低い性能を実現するには、ブラックマトリクスＢＭの幅を、斜めから見た時の混色が起こらない程度の最小の幅に設定することが好ましい。ブラックマトリクスＢＭは、黒色顔料を用いた樹脂材料あるいは金属材料で構成される。

【0034】

ゲート信号線ＧＬは、アルミニウムＡｌ、モリブデンＭｏ、チタンＴｉあるいは銅Ｃｕを主成分とする金属材料、あるいは上記の複数の積層層あるいは、上記金属材料にタングステンＷやマンガンＭｎあるいはチタンＴｉなどが添加された合金あるいは上記の組み合わせにおける積層金属層から形成される。

【0035】

ゲート信号線ＧＬを覆うように、ゲート絶縁膜ＧＳＮ（第１絶縁膜）が形成されている。ゲート絶縁膜ＧＳＮの材料としては、周知の材料を用いることができる。

【0036】

ゲート絶縁膜ＧＳＮ上に半導体層ＳＥＭ及び透明画素電極ＰＩＴが形成され、半導体層ＳＥＭ上にはデータ信号線ＤＬと薄膜トランジスタＴＦＴのソース電極ＳＭとが形成されている。透明画素電極ＰＩＴは、ソース電極ＳＭの上を覆うように形成され、ソース電極ＳＭに電気的に接続されている。データ信号線ＤＬ及びソース電極ＳＭを覆うように、保護絶縁膜ＰＡＳが形成されている。保護絶縁膜ＰＡＳとしては、シリコンナイトライドＳｉＮあるいは二酸化シリコンＳｉＯ_２を用いることができる。透明画素電極ＰＩＴの上層には、保護絶縁膜ＰＡＳを介して透明共通電極ＣＩＴが形成されている。

【0037】

上記構成において、ゲート信号線ＧＬにオン電圧が印加されると、データ電圧が、データ信号線ＤＬ、半導体層ＳＥＭ、及びソース電極ＳＭを介して、透明画素電極ＰＩＴに伝達される。ゲート信号線ＧＬにオフ電圧が印加されている間は保持期間となり、半導体層ＳＥＭは高抵抗になるため充電された電荷（電圧）は基本的に保持される。但し、半導体層ＳＥＭの抵抗値や液晶層ＬＣの抵抗による漏洩により透明画素電極ＰＩＴの電圧が変動することがある。

【0038】

図５は、図２の５−５´切断線における断面図である。図５はデータ信号線ＤＬを境界とする３つの画素の断面図である。中心の画素は、カラーフィルタＣＦ配置において緑のカラーフィルタＣＦ（Ｇ）に対応している。左右の画素は、赤のカラーフィルタＣＦ（Ｒ）、青のカラーフィルタＣＦ（Ｂ）に対応している。また、図３の画素配列に対応して、同一色のカラーフィルタＣＦが行方向に配列され、異なる色のカラーフィルタＣＦが列方向に交互に配列されている。データ信号線ＤＬが配されている、画素間の境界には、液晶層ＬＣを挟んで第１の透明基板ＳＵＢ１の内側の面にブラックマトリクスＢＭが形成されている。

【0039】

液晶層ＬＣには有機材料の液晶分子ＬＣＭが充填されている。第１の透明基板ＳＵＢ１の内側表面に形成された第１の配向膜ＡＬ１と、第２の透明基板ＳＵＢ２の内側表面に形成された第２の配向膜ＡＬ２が配向処理され、液晶分子ＬＣＭの長軸が固定される。

【0040】

ところで、上記の構成によれば、透明画素電極ＰＩＴとゲート信号線ＧＬとが重なり合う部分には、容量が形成される。図２には、画素Ｐ１，Ｐ２に形成される容量を示している。図６（ａ）は、画素Ｐ１に形成される容量を示した等価回路図である。

【0041】

透明画素電極ＰＩＴと透明共通電極ＣＩＴとの間には、液晶容量Ｃｌｃと保持容量Ｃｓｔｇとが形成される。また、透明画素電極ＰＩＴとデータ信号線ＤＬ１との間には、寄生容量Ｃｄｓ１が形成され、透明画素電極ＰＩＴとデータ信号線ＤＬ２との間には、寄生容量Ｃｄｓ２が形成される。また、薄膜トランジスタＴＦＴのソース電極とゲート信号線ＧＬ１との間には、寄生容量Ｃｇｓｔが形成され、透明画素電極ＰＩＴとゲート信号線ＧＬ１との間には、容量Ｃｇｓｉが形成される。図６（ａ）では、寄生容量Ｃｇｓｔと容量Ｃｇｓｉとを合計した容量Ｃｇｓを示している。また、透明画素電極ＰＩＴとゲート信号線ＧＬ２との間には、付加容量Ｃａｄｄが形成される。

【0042】

本実施形態に係る液晶表示装置ＬＣＤによれば、上述のように、画素領域は横長形状であるため寄生容量Ｃｄｓ１，Ｃｄｓ２を小さくすることができる。ここで、薄膜トランジスタＴＦＴのソース電極及びこれに接続される透明画素電極ＰＩＴと、ゲート信号線ＧＬ１との間には容量Ｃｇｓが形成されるため、ゲート電圧Ｖｇ１の立ち下がり（オフ）時に飛び込み電圧（引き込み電圧）が生じ、画素電位Ｖｓ１が低下する問題がある。この点、本実施形態では、透明画素電極ＰＩＴと次段のゲート信号線ＧＬ２との間に付加容量Ｃａｄｄが形成されているため、ゲート電圧Ｖｇ２の立ち上がり（オン）時に、画素電位Ｖｓ１が上昇する。画素電位の上昇量の大きさは、付加容量Ｃａｄｄの容量値の大きさに相関している。また、付加容量Ｃａｄｄの容量値の大きさは、透明画素電極ＰＩＴとゲート信号線ＧＬ２とが重なり合う面積の大きさに相関している。よって、容量Ｃｇｓによる電位変動（画素電位の低下）を抑えるためには、容量Ｃｇｓと付加容量Ｃａｄｄとが実質的に等しくなるように、透明画素電極ＰＩＴとゲート信号線ＧＬ１，ＧＬ２とが重なり合う面積を設定することが好ましい。

【0043】

図６（ｂ）は、画素Ｐ１及び次段の画素Ｐ２に関する各種信号を示すタイミングチャートである。同図に示すように、画素Ｐ１における画素電位Ｖｓ１について、ゲート電圧Ｖｇ１の立ち下がりと同時に立ち上がるゲート電圧Ｖｇ２により、飛び込み電圧ΔＶｓｆが小さくなる、又は実質的に相殺される。これにより、画素電位Ｖｓ１の電位変動を抑えることができる。

【0044】

［実施形態２］
本発明の実施形態２について、図面を用いて以下に説明する。なお、説明の便宜上、実施形態１において示した部材と同一の機能を有する部材には同一の符号を付し、その説明を省略する。

【0045】

実施形態２に係る液晶表示装置の全体構成は、図１に示す構成と同一である。図７は、実施形態２の液晶表示パネルにおける２つの画素Ｐ１，Ｐ２の構成を示す平面図であり、図８は、図７の８−８´切断線における断面図であり、図９は、図７の９−９´切断線における断面図である。

【0046】

実施形態１と同様、ゲート信号線ＧＬの線間ピッチＰｇは、データ信号線ＤＬの線間ピッチＰｄよりも小さくなっている（Ｐｇ＜Ｐｄ）。すなわち、各画素領域は、行方向に細長い横長形状を有している。

【0047】

透明画素電極ＰＩＴは、平面的に見て、画素を駆動するためのゲート信号線ＧＬと、次に走査されるゲート信号線ＧＬとの両方に重なっている。具体的には、図７に示すように、平面的に見て、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴは、上端（長辺）の左側領域が、画素Ｐ１を駆動するためのゲート信号線ＧＬ１に重なっており、下端（長辺）の右側領域が、次に走査されるゲート信号線ＧＬ２に重なっている。同様に、画素Ｐ２の画素領域に形成される透明画素電極ＰＩＴは、上端（長辺）の左側領域が、画素Ｐ２を駆動するためのゲート信号線ＧＬ２に重なっており、下端（長辺）の右側領域が、次に走査されるゲート信号線ＧＬ３に重なっている。

【0048】

透明画素電極ＰＩＴの配置構成は、上記構成に限定されない。例えば、平面的に見て、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴにおける、データ信号線ＤＬ２に隣接する右側領域（右側短辺）が、図２に示すように、画素を駆動するためのゲート信号線ＧＬ１に重なっていてもよい。同様に、画素Ｐ２の画素領域に形成される透明画素電極ＰＩＴにおける、データ信号線ＤＬ２に隣接する右側領域（右側短辺）が、画素を駆動するためのゲート信号線ＧＬ２に重なっていてもよい。

【0049】

また、透明画素電極ＰＩＴは、上端（上側長辺）が画素を駆動するためのゲート信号線ＧＬに重なり、下端（下側長辺）が次に走査されるゲート信号線ＧＬに重なっている構成であってもよい。換言すると、ゲート信号線ＧＬは、平面的に見て、列方向に隣り合う２つの透明画素電極ＰＩＴに重なっている構成であってもよい。具体的には、図１０に示すように、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴは、上端領域がゲート信号線ＧＬ１に重なっており、下端領域がゲート信号線ＧＬ２に重なっている。同様に、画素Ｐ２の画素領域に形成される透明画素電極ＰＩＴは、上端領域がゲート信号線ＧＬ２に重なっており、下端領域がゲート信号線ＧＬ３に重なっている。

【0050】

上記の画素構成によれば、実施形態１と同様、透明画素電極ＰＩＴと、該透明画素電極ＰＩＴに隣り合う左右２本のデータ信号線ＤＬとの間に生じる寄生容量を小さくすることができる。また、画素の開口率を向上させることができる。

【0051】

図８及び図９に示すように、画素Ｐ１の画素領域に形成される透明画素電極ＰＩＴは、ゲート絶縁膜ＧＳＮを介してゲート信号線ＧＬ１，ＧＬ２に重なっている。その他の画素の断面構造は、実施形態１（図４、図５参照）と同様である。

【0052】

ところで、上記の構成によれば、透明画素電極ＰＩＴとゲート信号線ＧＬとが重なり合う部分には、容量が形成される。図７には、画素Ｐ１，Ｐ２に形成される容量を示している。画素Ｐ１に形成される容量を示した等価回路図は、図６（ａ）と同一である。

【0053】

透明画素電極ＰＩＴと透明共通電極ＣＩＴとの間には、液晶容量Ｃｌｃと保持容量Ｃｓｔｇとが形成される。また、透明画素電極ＰＩＴとデータ信号線ＤＬ１との間には、寄生容量Ｃｄｓ１が形成され、透明画素電極ＰＩＴとデータ信号線ＤＬ２との間には、寄生容量Ｃｄｓ２が形成される。また、薄膜トランジスタＴＦＴのソース電極とゲート信号線ＧＬ１との間には、寄生容量Ｃｇｓｔが形成され、透明画素電極ＰＩＴとゲート信号線ＧＬ１との間には、容量Ｃｇｓｉが形成される。図６（ａ）では、寄生容量Ｃｇｓｔと容量Ｃｇｓｉとを合計した容量Ｃｇｓを示している。また、透明画素電極ＰＩＴとゲート信号線ＧＬ２との間には、付加容量Ｃａｄｄが形成される。

【0054】

本実施形態に係る液晶表示装置ＬＣＤにおいても、容量Ｃｇｓによる電位変動（画素電位の低下）を抑えるために、容量Ｃｇｓと付加容量Ｃａｄｄとが実質的に等しくなるように、透明画素電極ＰＩＴとゲート信号線ＧＬ１，ＧＬ２とが重なり合う面積を設定することが好ましい。すなわち、透明画素電極ＰＩＴは、容量Ｃｇｓと付加容量Ｃａｄｄとが実質的に等しくなるように、ゲート信号線ＧＬ１に重なる領域の幅Ｗｃｇｓｉと、ゲート信号線ＧＬ２に重なる領域の幅Ｗｃａｄｄとが設定されることが好ましい。例えば、透明画素電極ＰＩＴは、Ｃｇｓｔ＋Ｃｇｓｉ＝Ｃａｄｄの関係式を満たすように、幅Ｗｃｇｓｉが幅Ｗｃａｄｄよりも小さく（Ｗｃｇｓｉ＜Ｗｃａｄｄ）なるように設定される。

【0055】

また、透明画素電極ＰＩＴは、平面的に見て、画素を駆動するためのゲート信号線の次に走査されるゲート信号線を跨ぐように重なっていることが好ましい。具体的には、図７の画素Ｐ１において、幅Ｗｃｇｓｉの領域は、ゲート信号線ＧＬ１を上側に跨いで重なっており、幅Ｗａｄｄの領域は、ゲート信号線ＧＬ２を下側に跨いで重なっている。これにより、透明画素電極ＰＩＴが上下方向（列方向）に位置ずれしても、容量Ｃｇｓｉと付加容量Ｃａｄｄの容量値を一定に維持することができる。

【0056】

［製造方法］
上記各実施形態に係る液晶表示装置ＬＣＤにおける第２の透明基板ＳＵＢ２（ＴＦＴ基板）の製造方法について説明する。ここでは、一例として、図７に示した液晶表示装置ＬＣＤにおける第２の透明基板ＳＵＢ２の製造方法について説明する。

【0057】

図１１から図１６は、第２の透明基板ＳＵＢ２上に形成される薄膜トランジスタＴＦＴ、配線領域、及び開口部の製造工程を示している。各図の製造工程では、１画素の平面及その平面のｂ−ｂ´切断線の断面を示している。

【0058】

図１１（ａ）は、第１ホトエッチング工程の終了後の１画素の平面図を示し、図１１（ｂ）は、図１１（ａ）のｂ−ｂ´切断線の断面図を示している。ガラス基板上にゲート信号線ＧＬとなる金属材料がスパッタにより成膜され、第１ホトエッチング工程でパターン化される。パターン化はハーフトーン露光を用いて行う。これにより、平面パターンとして、ゲート信号線ＧＬが形成される。金属材料は、例えば厚さが１００ｎｍから３００ｎｍの銅Ｃｕとその上にモリブデンＭｏを成膜した積層膜である。金属配線材料は、銅ＣｕだけなくＭｏとアルミニウムＡｌの積層膜や、チタンＴｉとＡｌの積層膜あるいはＭｏとタングステンＷのＭｏＷ合金などを使用することもできる。

【0059】

図１３（ａ）は、第２ホトエッチング工程の終了後の１画素の平面図を示し、図１３（ｂ）は、図１３（ａ）のｂ−ｂ´切断線の断面図を示している。まず、図１２に示すように、化学気層成長法ＣＶＤにより、ゲート信号線ＧＬを覆うように、シリコンナイトライドのゲート絶縁膜ＧＳＮを積層し、ゲート絶縁膜ＧＳＮ上にアモルファスシリコンの半導体層ＳＥＭを積層する。さらに半導体層ＳＥＭ上に、モリブデンＭｏと銅Ｃｕの積層膜をスパッタで成膜する。金属配線の材料は、ゲート信号線ＧＬの材料と同様に、モリブデンＭｏやアルミニウムＡｌあるいはモリブデンＭｏの３層膜や、チタンＴｉとアルミニウムＡｌの積層膜、チタンＴｉとアルミニウムＡｌの積層膜あるいはＭｏＷ合金なども用いることができる。

【0060】

次に、図１３に示すように、データ信号線ＤＬと、透明画素電極ＰＩＴに接続されるソース電極ＳＭとを、ハーフトーン露光を用いて同時に形成する。半導体層ＳＥＭは、表面が燐を含む低抵抗の半導体層と不純物の少ない半導体層の２層で構成される。低抵抗の半導体層ＳＥＭは、データ信号線ＤＬとソース電極ＳＭの間の薄膜トランジスタＴＦＴ領域では除去され、ゲート電極にオン電圧が印加されたときに電子がゲート絶縁膜ＧＳＮ界面に誘起され、抵抗が下がりオン動作する。

【0061】

図１４（ａ）は、第３ホトエッチング工程の終了後の１画素の平面図を示し、図１４（ｂ）は、図１４（ａ）のｂ−ｂ´切断線の断面図を示している。データ信号線ＤＬ及びソース電極ＳＭ上にスパッタにより透明電極材料であるインジウム、錫、酸化物ＩＴＯを成膜し、ホトエッチング工程を経て、透明画素電極ＰＩＴを形成する。透明画素電極ＰＩＴはソース電極ＳＭ上に直接成膜する。これにより、透明画素電極ＰＩＴとソース電極ＳＭとが電気的に接続される。

【0062】

図１５（ａ）は、第４ホトエッチング工程の終了後の１画素の平面図を示し、図１５（ｂ）は、図１５（ａ）のｂ−ｂ´切断線の断面図を示している。透明画素電極ＰＩＴを覆うように保護絶縁膜ＰＡＳを形成する。保護絶縁膜ＰＡＳは、その厚さが２００ｎｍから６００ｎｍに設定されるシリコンナイトライドを用いる。なお、図示はしないが、本工程において、画像表示領域ＤＩＡ（図１参照）の外に、コンタクト用の開口部を形成する。

【0063】

図１６（ａ）は、第５ホトエッチング工程の終了後の１画素の平面図を示し、図１６（ｂ）は、図１６（ａ）のｂ−ｂ´切断線の断面図を示している。保護絶縁膜ＰＡＳ上に、透明共通電極ＣＩＴの材料であるインジウム、錫、酸化物ＩＴＯを成膜した後、ホトエッチングして透明共通電極ＣＩＴを形成する。

【0064】

以上のように、５回のホトエッチング工程により、液晶表示装置ＬＣＤの第２の基板ＳＵＢ２を製造することができる。

【0065】

以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

【符号の説明】

【0066】

ＬＣＤ 液晶表示装置、ＤＩＡ 画像表示領域、 ＳＵＢ１ 第１の透明基板、ＳＵＢ２ 第２の透明基板、ＡＬ１ 第１の配向膜、ＡＬ２ 第２の配向膜、ＬＣ 液晶層、ＬＣＭ 液晶分子、ＰＯＬ１ 第１の偏光板、ＰＯＬ２ 第２の偏光板、ＧＬ ゲート信号線、ＢＭ ブラックマトリクス、ＧＳＮ ゲート絶縁膜、ＰＡＳ 保護絶縁膜、ＤＬ データ信号線、ＳＭ ソース電極、ＳＥＭ 半導体層、ＣＩＴ 透明共通電極、ＰＩＴ 透明画素電極、ＣＦ カラーフィルタ、ＯＣ オーバーコート。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】