特開 2015-15445 積層セラミックキャパシタ及びその実装基板並びに製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-15445(P2015-15445A)

(43)【公開日】2015年1月22日

(54)【発明の名称】積層セラミックキャパシタ及びその実装基板並びに製造方法

(51)【国際特許分類】

   H01G 4/12 20060101AFI20141219BHJP

   H01G 4/232 20060101ALI20141219BHJP

   H01G 4/30 20060101ALI20141219BHJP

   H01G 2/06 20060101ALI20141219BHJP

【ＦＩ】

   H01G4/12 346

   H01G4/12 352

   H01G4/12 364

   H01G4/30 301F

   H01G4/30 301B

   H01G4/30 311Z

   H01G1/035 C

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【全頁数】13

(21)【出願番号】特願2013-207929(P2013-207929)

(22)【出願日】2013年10月3日

(31)【優先権主張番号】10-2013-0079098

(32)【優先日】2013年7月5日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100088605

【弁理士】

【氏名又は名称】加藤 公延

(74)【代理人】

【識別番号】100166420

【弁理士】

【氏名又は名称】福川 晋矢

(72)【発明者】

【氏名】パク・サン・ス

(72)【発明者】

【氏名】パク・フン・キル

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AF02

5E082AB03

5E082GG10

5E082PP09

(57)【要約】

【課題】本発明は、積層セラミックキャパシタ及びその実装基板並びに製造方法に関する。
【解決手段】本発明は、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び幅方向の第５及び第６側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して上記第５及び第６側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記セラミック本体の幅−厚さ断面に形成され、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の長さをＬ、上記セラミック本体の幅をＷと規定すると、上記セラミック本体の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす積層セラミックキャパシタを提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び幅方向の第５及び第６側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して前記第５及び第６側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
前記セラミック本体の幅−厚さ断面に形成され、前記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、
前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷと規定すると、
前記セラミック本体の長さと幅の比率L／Ｗ は、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす積層セラミックキャパシタ。

【請求項2】

前記第１または第２外部電極の長さをＢ、前記セラミック本体の下側マージン部の高さをＣｖと規定すると、
前記第１または第２外部電極の長さと前記セラミック本体の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記第１及び第２外部電極の長さは前記セラミック本体の長さより短く形成されたことを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項4】

前記セラミック本体は前記第１及び第２内部電極が配置されたアクティブ層の上部及び下部にそれぞれ形成された上部及び下部カバー層をさらに含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項5】

前記下部カバー層は前記上部カバー層より厚いことを特徴とする、請求項４に記載の積層セラミックキャパシタ。

【請求項6】

幅方向に交互に露出するように第１及び第２内部電極が形成された複数のセラミックシートを、前記セラミックシートを介して前記第１及び第２内部電極が対向配置されるように積層して加圧し積層体を設ける段階と、
前記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び前記第１及び第２内部電極がそれぞれ露出した幅方向の第５及び第６側面を有するセラミック本体を設ける段階と、
前記セラミック本体の幅−厚さ断面に、前記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、
前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷと規定すると、前記セラミック本体の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす、積層セラミックキャパシタの製造方法。

【請求項7】

前記第１及び第２外部電極を形成する段階は、
前記第１または第２外部電極の長さをＢ、前記セラミック本体の下側マージン部の高さをＣｖと規定すると、
前記第１または第２外部電極の長さと前記セラミック本体の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことを特徴とする、請求項６に記載の積層セラミックキャパシタの製造方法。

【請求項8】

前記第１及び第２外部電極を形成する段階は、
前記第１及び第２外部電極の長さを前記セラミック本体の長さより短く形成することを特徴とする、請求項６に記載の積層セラミックキャパシタの製造方法。

【請求項9】

前記積層体を設ける段階は、
前記第１及び第２内部電極が配置された複数のセラミックシートの上部及び下部に内部電極が形成されていない複数のセラミックシートをそれぞれ積層して前記積層体が上部及び下部カバー層を有するようにすることを特徴とする、請求項６に記載の積層セラミックキャパシタの製造方法。

【請求項10】

前記積層体を設ける段階は、
前記下部カバー層を前記上部カバー層より厚くすることを特徴とする、請求項９に記載の積層セラミックキャパシタの製造方法。

【請求項11】

上部に第１及び第２電極パッドを有する回路基板と、
前記回路基板上に設けられた少なくとも一つの積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体、前記セラミック本体内で前記誘電体層を介して前記第５及び第６側面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び前記セラミック本体の幅−厚さ断面に形成され、前記第１及び第２内部電極と電気的に連結され、前記第１及び第２電極パッドと接続された第１及び第２外部電極と、を含み、前記セラミック本体の長さを Ｌ 、前記セラミック本体の幅を Ｗ と規定すると、前記セラミック本体の長さと幅の比率Ｌ/ Ｗ は、１．３９≦Ｌ/ Ｗ ≦２．１２の範囲を満たす積層セラミックキャパシタの実装基板。

【請求項12】

前記積層セラミックキャパシタは、
前記第１または第２外部電極の長さをＢ、前記セラミック本体の下側マージン部の高さをＣｖと規定すると、
前記第１または第２外部電極の長さと前記セラミック本体の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことを特徴とする、請求項１１に記載の積層セラミックキャパシタの実装基板。

【請求項13】

前記積層セラミックキャパシタは、
前記第１及び第２外部電極が前記セラミック本体より短く形成されたことを特徴とする、請求項１１に記載の積層セラミックキャパシタの実装基板。

【請求項14】

前記積層セラミックキャパシタは、
前記セラミック本体は前記第１及び第２内部電極が配置されたアクティブ層の上部及び下部に上部及び下部カバー層がそれぞれ形成されたことを特徴とする、請求項１１に記載の積層セラミックキャパシタの実装基板。

【請求項15】

前記下部カバー層は前記上部カバー層より厚いことを特徴とする、請求項１４に記載の積層セラミックキャパシタの実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ及びその実装基板並びに製造方法に関する。

【背景技術】

【0002】

積層チップ電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）は小型、且つ高容量が保障されて実装が容易であるという長所により、多様な電子装置に用いることができる。

【0003】

例えば、上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）及び携帯電話など多くの電子製品の回路基板に装着されて、電気を充電または放電させる役割をするチップ形態のコンデンサーである。

【0004】

該積層セラミックキャパシタは、複数の誘電体層と上記誘電体層の間に異なる極性の内部電極が交互に配置された構造を有することができる。

【0005】

このとき、上記誘電体層は圧電性を有するため、上記積層セラミックキャパシタに直流または交流電圧が印加されると、内部電極の間に圧電現象が発生し、周波数に応じてセラミック本体の体積を膨脹及び収縮させながら周期的な振動を発生させることができる。

【0006】

該振動は、上記積層セラミックキャパシタの外部電極及び上記外部電極と回路基板を連結する半田を通じて回路基板に伝達されて、上記回路基板全体が音響反射面となって、雑音となる振動音を発生させることができる。

【0007】

このとき、上記外部電極と回路基板を連結する半田は、セラミック本体の両側面及び両端面において、上記外部電極の表面に沿って一定高さに傾いて形成され、上記半田の体積及び高さが大きくなるほど、上記積層セラミックキャパシタの振動が上記回路基板により容易に伝達されて振動音が酷く発生するという問題点があった。

【0008】

このような振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当することがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

【0009】

最近の電子機器は部品が低騒音化されているため、このような積層セラミックキャパシタで発生するアコースティックノイズがより目立つことがあり、積層セラミックキャパシタで発生するアコースティックノイズを効果的に低減させることができる研究が必要である。

【0010】

一方、このようなアコースティックノイズを減少させるための方案として、外部電極の長さまたは幅を、セラミック本体の長さまたは幅より短くする方案が一部開示されている。

【0011】

しかし、この場合、外部電極の長さが短縮されるにつれ、相対的に積層セラミックキャパシタの等価直列インダクタンス（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が増加するという問題点があった。

【0012】

このように積層セラミックキャパシタのＥＳＬが増加すると、製品の高周波特性が劣化し、回路基板などに実装時のアコースティックノイズ及びリップル電圧を除去する性能が低下する恐れがある。

【0013】

下記特許文献１は積層セラミックキャパシタを開示しているが、積層セラミックキャパシタのＥＳＬ増加を抑制する内容は開示していない。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】韓国公開特許第１０−２０１０−０１００７２２号

【発明の概要】

【発明が解決しようとする課題】

【0015】

当該技術分野では、積層セラミックキャパシタで圧電現象により発生した振動が外部電極及び半田を通じて回路基板に伝達されて発生するアコースティックノイズ及びＥＳＬを効果的に低減させることができる新しい方案が求められてきた。

【課題を解決するための手段】

【0016】

本発明の一側面は、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び幅方向の第５及び第６側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して上記第５及び第６側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記セラミック本体の幅−厚さ断面に形成され、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の長さをＬ、上記セラミック本体の幅をＷと規定すると、上記セラミック本体の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす積層セラミックキャパシタを提供する。

【0017】

本発明の一実施形態において、上記第１または第２外部電極の長さをＢ、上記セラミック本体の下側マージン部の高さをＣｖと規定すると、上記第１または第２外部電極の長さと上記セラミック本体の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことができる。

【0018】

本発明の一実施形態における上記第１及び第２外部電極の長さは、上記セラミック本体の長さより短く形成されてもよい。

【0019】

本発明の一実施形態における上記セラミック本体は、上記第１及び第２内部電極が配置されたアクティブ層の上部及び下部にそれぞれ形成された上部及び下部カバー層をさらに含んでもよい。

【0020】

このとき、上記下部カバー層は上記上部カバー層より厚くてもよい。

【0021】

本発明の他の側面は、幅方向に交互に露出するように第１及び第２内部電極が形成された複数のセラミックシートを、上記セラミックシートを介して上記第１及び第２内部電極が対向配置されるように積層して加圧し積層体を設ける段階と、上記積層体を１個のキャパシタに対応する領域ごとに切断して焼成し、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び上記第１及び第２内部電極がそれぞれ露出した幅方向の第５及び第６側面を有するセラミック本体を設ける段階と、上記セラミック本体の幅−厚さ断面に、上記第１及び第２内部電極と電気的に連結されるように第１及び第２外部電極を形成する段階と、を含み、上記セラミック本体の長さをＬ、上記セラミック本体の幅をＷと規定すると、上記セラミック本体の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす、積層セラミックキャパシタの製造方法を提供する。

【0022】

本発明のさらに他の側面は、上部に第１及び第２電極パッドを有する回路基板と、上記回路基板上に設けられた少なくとも一つの積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面及び幅方向の第５及び第６側面を有するセラミック本体、上記セラミック本体内で上記誘電体層を介して上記第５及び第６側面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び上記セラミック本体の幅−厚さ断面に形成され、上記第１及び第２内部電極と電気的に連結され、上記第１及び第２電極パッドと接続された第１及び第２外部電極と、を含み、上記セラミック本体の長さをＬ、上記セラミック本体の幅をＷと規定すると、上記セラミック本体の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす、積層セラミックキャパシタの実装基板を提供する。

【発明の効果】

【0023】

本発明の一実施形態によると、セラミック本体の長さと幅の比率を限定して、積層セラミックキャパシタで圧電現象により発生した振動が外部電極及び半田を通じて回路基板に伝達されて発生するアコースティックノイズ及びＥＳＬを低減させることができる効果がある。

【0024】

該効果は、製品の高周波特性の劣化を防止して、回路基板に実装した時、アコースティックノイズ及びリップル電圧を除去する性能を向上させることができる。

【図面の簡単な説明】

【0025】

【図1】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。

【図2】図１のＡ−Ａ’線の断面図である。

【図3】本発明の一実施形態による積層セラミックキャパシタにおいて、外部電極の幅とセラミック本体の下側マージン部の高さの比率（Ｂ／Ｃｖ）による音圧レベル（ＳＰＬ：ｓｏｕｎｄ ｐｒｅｓｓｕｒｅ ｌｅｖｅｌ）及びＥＳＬ変化を示したグラフである。

【図4】本発明の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した側断面図である。

【図5】本発明の他の実施形態による積層セラミックキャパシタを概略的に示した側断面図である。

【発明を実施するための形態】

【0026】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0027】

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１のＡ−Ａ’線の断面図である。

【0028】

図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が厚さ方向に積層されたセラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結された第１及び第２外部電極１３１、１３２と、を含む。

【0029】

セラミック本体１１０は、複数の誘電体層１１１を積層した後焼成したものであり、隣接するそれぞれの誘電体層１１１同士は境界が確認できないほどに一体化されていてもよい。

【0030】

また、セラミック本体１１０は六面体状であってもよい。本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１に示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

【0031】

本実施形態では、セラミック本体１１０の誘電体層１１１の対向する厚さ方向の端面を第１及び第２主面、上記第１及び第２主面を連結し、対向する長さ方向の端面を第３及び第４端面、対向する幅方向の端面を第５及び第６側面と定義する。

【0032】

このとき、セラミック本体１１０の長さをＬ、セラミック本体１１０の幅をＷと規定すると、セラミック本体１１０の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たすことができる。

【0033】

誘電体層１１１は高い誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含んでもよく、十分な静電容量が得られるものであればよい。

【0034】

また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されてもよい。

【0035】

第１及び第２内部電極１２１、１２２は異なる極性を有する電極であって、誘電体層１１１を形成するセラミックシート上の少なくとも一面に形成されて積層され、セラミック本体１００内でそれぞれの誘電体層１１１を介して上記第５及び第６側面を通じて交互に露出するように配置されてもよい。

【0036】

このとき、第１及び第２内部電極１２１、１２２は中間に配置された誘電体層１１１により互いに電気的に絶縁され、積層セラミックキャパシタ１００の静電容量は誘電体層１１１の積層方向に沿って重畳する第１及び第２内部電極１２１、１２２の面積に比例する。

【0037】

また、第１及び第２内部電極１２１、１２２は導電性金属で形成され、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

【0038】

第１及び第２外部電極１３１、１３２は、セラミック本体１１０の上記第５及び第６側面に第１及び第２内部電極１２１、１２２の露出した部分をそれぞれ覆って電気的に連結されるように形成される。

【0039】

該第１及び第２外部電極１３１、１３２はセラミック本体１１０の幅−厚さ断面において、セラミック本体１１０の上記第５及び第６側面から上記第１及び第２主面まで延長形成されてもよい。

【0040】

また、第１及び第２外部電極１３１、１３２は導電性金属で形成され、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

【0041】

さらに、第１及び第２外部電極１３１、１３２は、その長さＢがセラミック本体１１０の長さＷより短く形成されてもよい。

【0042】

このとき、第１または第２外部電極１３１、１３２の長さをＢ、セラミック本体１１０の下側マージン部の高さをＣｖと規定すると、第１または第２外部電極１３１、１３２の長さとセラミック本体１１０の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことができる。

【0043】

一方、第１及び第２外部電極１３１、１３２には、必要に応じて、その表面に第１及び第２めっき層（不図示）をさらに形成してもよい。

【0044】

上記第１及び第２めっき層は、第１及び第２外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたすず（Ｓｎ）めっき層と、を含んでもよい。

【0045】

このような第１及び第２めっき層は、積層セラミックキャパシタ１００を回路基板などに半田付けで実装する時に、互いの接着強度を上げるためのものであり、めっき処理は、公知方法により行われることができ、環境的な面を考慮して鉛−フリーめっきを施すことが好ましいが、本発明はこれに限定されない。

【0046】

積層セラミックキャパシタの製造方法
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。

【0047】

先ず、複数のセラミックシート（ｓｈｅｅｔ）を用意する。上記セラミックシートはセラミック本体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法でキャリアフィルム上に塗布及び乾燥して、数μｍ厚さのシート状に製作する。

【0048】

次に、上記それぞれのセラミックシートの少なくとも一面に導電性ペーストを所定の厚さに印刷して第１及び第２内部電極１２１、１２２を形成する。

【0049】

このとき、第１及び第２内部電極１２１、１２２はセラミックシートの幅方向の両側面を通じてそれぞれ露出するように形成する。

【0050】

上記導電性ペーストは、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

【0051】

上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いてもよく、本発明はこれに限定されない。

【0052】

次に、第１及び第２内部電極１２１、１２２が形成された複数のセラミックシートを、上記セラミックシートを介して第１及び第２内部電極１２１、１２２が対向配置されるように厚さ方向に積層して加圧し、積層体を用意する。

【0053】

次に、上記積層体を１個のキャパシタに対応する領域ごとに切断してチップ化し、高温で焼成して対向する厚さ方向の第１及び第２主面、長さ方向の第３及び第４端面、及び第１及び第２内部電極１２１、１２２が交互に露出した幅方向の第５及び第６側面を有するセラミック本体１１０を用意する。

【0054】

このとき、セラミック本体１１０の長さをＬ、セラミック本体１１０の幅をＷと規定すると、セラミック本体１１０の長さと幅の比率Ｌ／Ｗは、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たすことができる。

【0055】

次に、セラミック本体１１０の幅−厚さ断面に、導電性ペーストを所定の厚さに印刷したりディッピングして、第１及び第２内部電極１２１、１２２の露出した部分と電気的に連結されるように第１及び第２外部電極１３１、１３２を形成する。

【0056】

第１及び第２外部電極１３１、１３２は、上記第５及び第６側面から上記第１及び第２主面まで延長して形成してもよい。

【0057】

上記導電性ペーストは、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

【0058】

このとき、第１または第２外部電極１３１、１３２の長さをＢ、セラミック本体１１０の下側マージン部の高さをＣｖと定義すると、第１または第２外部電極１３１、１３２とセラミック本体１１０の下側マージン部の高さの比率Ｂ／Ｃｖは、８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たすことができる。

【0059】

また、第１または第２外部電極１３１、１３２の長さＢは、必要に応じて、セラミック本体１１０の長さＷより短く形成してもよい。

【0060】

一方、第１及び第２外部電極１３１、１３２を形成した後に、第１及び第２外部電極１３１、１３２の表面を電気めっきなどの方法でめっき処理することで、第１及び第２めっき層を形成してもよい。

【0061】

上記めっきには、例えば、ニッケルまたはすず、ニッケル−すず−合金などの物質を使用してもよいが、本発明はこれに限定されない。

【0062】

また、上記第１及び第２めっき層は、必要に応じて、ニッケルめっき層とすずめっき層を第１及び第２外部電極１３１、１３２の表面に順に積層して、２重層構造に構成してもよい。

【0063】

積層セラミックキャパシタの実装基板
図４は本発明の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した側断面図である。

【0064】

図４を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板は、積層セラミックキャパシタ１００が実装される回路基板２１０と、回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２０と、を含む。

【0065】

ここで、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２が第１及び第２電極パッド２２０上に接触するように位置した状態で、半田２３０により回路基板２１０と電気的に連結されてもよい。

【0066】

本実施形態による積層セラミックキャパシタ１１０は、第１及び第２内部電極１２１、１２２がセラミック本体１１０の幅方向に露出する構造であって、第１及び第２内部電極１２１、１２２がセラミック本体１１０の長さ方向に露出する場合に比べて、アコースティックノイズがさらに酷くなる恐れがある。

【0067】

下表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、外部電極の幅とセラミック本体の下側マージン部の高さの比率（Ｂ／Ｃｖ）による音圧レベル（ＳＰＬ：ｓｏｕｎｄ ｐｒｅｓｓｕｒｅ ｌｅｖｅｌ）及びＥＳＬを示したものであり、図３は本発明の一実施形態による積層セラミックキャパシタにおいて、外部電極の幅とセラミック本体の下側マージン部の高さの比率（Ｂ／Ｃｖ）による音圧レベル（ＳＰＬ：ｓｏｕｎｄ ｐｒｅｓｓｕｒｅ ｌｅｖｅｌ）及びＥＳＬ変化を示したグラフである。

【0068】

【表1】

【0069】

本実施形態において、セラミック本体１１０の長さをＬ、セラミック本体１１０の幅をＷと規定すると、セラミック本体１１０の長さと幅の比率Ｌ／Ｗが、１．３９≦Ｌ／Ｗ≦２．１２の範囲を満たす場合、積層セラミックキャパシタ１００において、圧電現象により発生した振動が第１及び第２外部電極１３１、１３２及び半田２３０を通じて回路基板２１０に伝達されて発生するアコースティックノイズが低減され、静音設計が可能となる。

【0070】

また、図３及び上記表１を参照すると、第１または第２外部電極１３１、１３２の長さをＢ、セラミック本体１１０の下側マージン部の高さをＣｖと規定すると、第１または第２外部電極１３１、１３２及びセラミック本体１１０の下側マージン部の高さの比率Ｂ／Ｃｖが８．０５≦Ｂ／Ｃｖ≦１０．５６の範囲を満たす場合、ＥＳＬの増加を抑制して高周波特性の劣化が生じることを防止することができる。

【0071】

このような効果は、高周波特性の劣化を防止して積層セラミックキャパシタ１１０の実装基板のアコースティックノイズ及びリップル電圧を除去する性能を向上させることができる。

【0072】

変形例
図５は本発明の他の実施形態による積層セラミックキャパシタを概略的に示した側断面図である。

【0073】

ここで、第１及び第２内部電極１２１、１２２及び第１及び第２外部電極１３１、１３２が形成された構造は、上述した一実施形態と類似し、重複説明を避けるため、それに対する具体的な説明は省略する。

【0074】

積層セラミックキャパシタ１００の幅方向及び厚さ方向の断面において、内部電極が配置されて容量が形成された部分をアクティブ層、上記アクティブ層を除いた部分をマージン部と定義することができる。

【0075】

上記上部マージン部及び下部マージン部を、特に、上部カバー層１１２及び下部カバー層１１３と定義することができる。

【0076】

上部カバー層１１２及び下部カバー層１１３は、第１または第２内部電極１２１、１２２の間に形成された誘電体層１１１と同様に、セラミックシートが焼結されて形成されてもよい。

【0077】

また、上部カバー層１１２及び下部カバー層１１３を含む複数の誘電体層は、焼結された状態であって、隣接する誘電体層同士の境界は走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。

【0078】

図５を参照すると、本実施形態における下部カバー層１１３は、上部カバー層１１２より厚くてもよい。

【0079】

即ち、下部カバー層１１３は、上部カバー層１１２よりセラミックシートの積層数を増加させることで、上部カバー層１１２より厚くしてもよい。

【0080】

このように下部カバー層１１３が上部カバー層１１２より厚いと、アコースティックノイズの減少効果を向上させることができる。

【0081】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0082】

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２１０ 回路基板
２２０ 第１及び第２電極パッド
２３０ 半田

【図1】

【図2】

【図3】

【図4】

【図5】