特開 2015-170849 積層セラミック電子部品及び積層セラミック電子部品の実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-170849(P2015-170849A)

(43)【公開日】2015年9月28日

(54)【発明の名称】積層セラミック電子部品及び積層セラミック電子部品の実装基板

(51)【国際特許分類】

   H01G 4/12 20060101AFI20150901BHJP

   H01G 4/30 20060101ALI20150901BHJP

   H01G 4/232 20060101ALI20150901BHJP

   H05K 1/18 20060101ALI20150901BHJP

【ＦＩ】

   H01G4/12 346

   H01G4/30 301A

   H01G4/30 301E

   H01G4/12 352

   H05K1/18 K

【審査請求】有

【請求項の数】27

【出願形態】ＯＬ

【全頁数】25

(21)【出願番号】特願2014-147483(P2014-147483)

(22)【出願日】2014年7月18日

(31)【優先権主張番号】10-2014-0027323

(32)【優先日】2014年3月7日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100088605

【弁理士】

【氏名又は名称】加藤 公延

(74)【代理人】

【識別番号】100166420

【弁理士】

【氏名又は名称】福川 晋矢

(72)【発明者】

【氏名】イ・ジョン・ホ

(72)【発明者】

【氏名】キム・ド・ヨン

(72)【発明者】

【氏名】キム・チャン・フン

(72)【発明者】

【氏名】キム・ビュン・ス

【テーマコード（参考）】

5E001

5E082

5E336

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AD04

5E001AF06

5E001AH01

5E001AH07

5E001AH09

5E001AJ02

5E082AA01

5E082AB03

5E082BC39

5E082BC40

5E082EE04

5E082EE23

5E082EE26

5E082EE35

5E082EE50

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG10

5E082GG28

5E082MM24

5E336AA04

5E336BB18

5E336CC42

5E336CC53

5E336CC60

5E336EE01

5E336GG06

(57)【要約】      （修正有）

【課題】基板への実装時のチップの倒れ現象を改善した実装安定性に優れた積層セラミック電子部品及びその実装基板を提供する。
【解決手段】複数の誘電体層１１１を含み、厚さ方向に対向する上面及び下面、幅方向に対向する第１の側面及び第２の側面、及び長さ方向に対向する第１の端面及び第２の端面を有し、幅より厚さが大きいセラミック本体１１０と、セラミック本体１１０内で一つ以上の誘電体層１１１を介してセラミック本体１１０の幅方向に積層された第１の内部電極１２１及び第２の内部電極１２２と、セラミック本体１１０の厚さ方向の下部に配置されてセラミック本体１１０の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の誘電体層を含み、厚さ方向に対向する上面及び下面、幅方向に対向する第１の側面及び第２の側面、及び長さ方向に対向する第１の端面及び第２の端面を有し、幅より厚さが大きいセラミック本体と、
前記セラミック本体内で一つ以上の誘電体層を介して前記セラミック本体の幅方向に積層された第１の内部電極及び第２の内部電極と、
前記セラミック本体の厚さ方向の下部に配置されて前記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部と、
を含む、積層セラミック電子部品。

【請求項2】

前記セラミック本体の下面と前記セラミック本体の端面とが接するコーナーの長さは、前記セラミック本体の上面と前記セラミック本体の端面とが接するコーナーの長さより長い、請求項１に記載の積層セラミック電子部品。

【請求項3】

前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記活性層内で前記第１の内部電極及び第２の内部電極より厚さ方向の下側に配置された活性部ダミーパターンを含む、請求項１に記載の積層セラミック電子部品。

【請求項4】

前記活性部ダミーパターンは、第１の内部電極及び第２の内部電極から離隔して形成される、請求項３に記載の積層セラミック電子部品。

【請求項5】

前記活性部ダミーパターンは、第１の内部電極又は第２の内部電極と連結されるように形成される、請求項３に記載の積層セラミック電子部品。

【請求項6】

前記活性部ダミーパターンは、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第１の端面との間の領域に配置される第１の活性部ダミーパターンと、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第２の端面との間の領域に配置される第２の活性部ダミーパターンと、を含む、請求項３に記載の積層セラミック電子部品。

【請求項7】

前記第１の活性部ダミーパターンと前記第２の活性部ダミーパターンは、誘電体層を介して交互に配置される、請求項６に記載の積層セラミック電子部品。

【請求項8】

前記第１の活性部ダミーパターンと前記第２の活性部ダミーパターンは、同じ誘電体層上で互いに離隔して配置されて幅方向にそれぞれ積層される、請求項６に記載の積層セラミック電子部品。

【請求項9】

前記第１の活性部ダミーパターンは前記第１の端面に露出し、前記第２の活性部ダミーパターンは前記第２の端面に露出する、請求項６に記載の積層セラミック電子部品。

【請求項10】

前記第１の活性部ダミーパターンの積層数は前記第１の内部電極及び第２の内部電極の積層数の和と同じであり、前記第２の活性部ダミーパターンの積層数は前記第１の内部電極及び第２の内部電極の積層数の和と同じである、請求項６に記載の積層セラミック電子部品。

【請求項11】

前記第１の活性部ダミーパターンの積層数は前記第１の内部電極の積層数と同じであり、前記第２の活性部ダミーパターンの積層数は前記第２の内部電極の積層数と同じである、請求項６に記載の積層セラミック電子部品。

【請求項12】

前記第１の活性部ダミーパターンは前記第１の内部電極が配置された誘電体層上に配置され、前記第２の活性部ダミーパターンは前記第２の内部電極が配置された誘電体層上に配置される、請求項６に記載の積層セラミック電子部品。

【請求項13】

前記第１の活性部ダミーパターンは前記第１の内部電極が配置された誘電体層及び前記第２の内部電極が配置された誘電体層上に配置され、前記第２の活性部ダミーパターンは前記第１の内部電極が配置された誘電体層及び前記第２の内部電極が配置された誘電体層上に配置される、請求項６に記載の積層セラミック電子部品。

【請求項14】

前記第１の活性部ダミーパターン及び第２の活性部ダミーパターンは、前記セラミック本体の下面に露出する、請求項６に記載の積層セラミック電子部品。

【請求項15】

前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターンを含む、請求項１に記載の積層セラミック電子部品。

【請求項16】

前記カバー部ダミーパターンは、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第１の端面との間の領域に配置される第１のカバー部ダミーパターンと、前記セラミック本体の長さ方向の中心部と前記セラミック本体の第２の端面との間の領域に配置される第２のカバー部ダミーパターンと、を含む、請求項１５に記載の積層セラミック電子部品。

【請求項17】

前記体積増大部は、前記第１の内部電極及び第２の内部電極と前記セラミック本体の上面との間に配置されない、請求項１に記載の積層セラミック電子部品。

【請求項18】

前記第１の内部電極及び第２の内部電極と前記セラミック本体の上面との間は誘電体層のみからなる、請求項１に記載の積層セラミック電子部品。

【請求項19】

前記第１の内部電極及び第２の内部電極は、基板への実装時に基板と対向する面であるセラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。

【請求項20】

誘電体層と内部電極が幅方向に交互に積層された活性層、及び前記活性層の幅方向の両側に積層されたカバー層を含み、幅より厚さが大きいセラミック本体と、
前記セラミック本体の長さ方向に対向する両端面にそれぞれ形成された第１の外部電極及び第２の外部電極と、
前記セラミック本体の厚さ方向の下部に配置されて前記セラミック本体の重心が前記セラミック本体の厚さ方向の中心より下側に位置するようにするダミーパターンと、
を含む、積層セラミック電子部品。

【請求項21】

誘電体層と内部電極が幅方向に交互に積層された活性層、及び前記活性層の幅方向の両側に積層されたカバー層を含み、幅より厚さが大きいセラミック本体と、
前記活性層内で前記内部電極より厚さ方向の下側に配置された活性部ダミーパターンと、
前記内部電極と電気的に連結され、前記セラミック本体の両端面を覆うように形成された外部電極と、
を含む、積層セラミック電子部品。

【請求項22】

前記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターンをさらに含む、請求項２１に記載の積層セラミック電子部品。

【請求項23】

誘電体層と内部電極が幅方向に交互に積層された活性層、及び前記活性層の幅方向の両側に積層されたカバー層を含み、幅より厚さが大きいセラミック本体と、
前記カバー層の下部に配置されたカバー部ダミーパターンと、
前記内部電極と電気的に連結され、前記セラミック本体の両端面を覆うように形成された外部電極と、
を含む、積層セラミック電子部品。

【請求項24】

上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミック電子部品と、
を含み、
前記積層セラミック電子部品は、複数の誘電体層を含み、厚さ方向に対向する上面及び下面、幅方向に対向する第１の側面及び第２の側面、及び長さ方向に対向する第１の端面及び第２の端面を有し、幅より厚さが大きいセラミック本体、前記セラミック本体内で一つ以上の誘電体層を介して前記セラミック本体の幅方向に積層された第１の内部電極及び第２の内部電極、及び前記セラミック本体の厚さ方向の下部に配置されて前記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部を含み、
前記セラミック本体の下面が前記印刷回路基板に隣接して対向するように実装される、積層セラミック電子部品の実装基板。

【請求項25】

前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記活性層内で前記第１の内部電極及び第２の内部電極より厚さ方向の下側に配置された活性部ダミーパターンを含む、請求項２４に記載の積層セラミック電子部品の実装基板。

【請求項26】

前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターンを含む、請求項２４に記載の積層セラミック電子部品の実装基板。

【請求項27】

前記セラミック本体は、誘電体層と内部電極が幅方向に交互に積層された活性層と、前記活性層の幅方向の両側に積層されたカバー層と、を含み、
前記体積増大部は、前記活性層内で前記第１の内部電極及び第２の内部電極より厚さ方向の下側に配置された活性部ダミーパターンと、前記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターンと、を含む、請求項２４に記載の積層セラミック電子部品の実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品、その製造方法及び積層セラミック電子部品の実装基板に関する。

【背景技術】

【0002】

一般に、キャパシタ、インダクター、圧電体素子、バリスタ又はサーミスタ等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、本体の内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極と、を備える。

【0003】

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一つの誘電体層を介して対向して配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。

【0004】

積層セラミックキャパシタは、基板に実装されて用いられ、基板への実装時に回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは、基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することである。

【課題を解決するための手段】

【0006】

本発明の一形態によれば、幅方向に積層された複数の誘電体層及び複数の内部電極を含むセラミック本体と、外部電極と、上記セラミック本体の厚さ方向の下部に配置されて上記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部と、を含む積層セラミック電子部品が提供される。

【0007】

上記体積増大部は、ダミーパターンで形成され、上記ダミーパターンは、セラミック本体の活性層内で上記内部電極より厚さ方向の下側に配置された活性部ダミーパターン及びセラミック本体のカバー層の厚さ方向の下部に配置されたカバー部ダミーパターンのうち一つ以上を含むことができる。

【0008】

本発明の一形態によれば、幅方向に積層された複数の誘電体層及び複数の内部電極を含むセラミック本体と、外部電極と、上記セラミック本体の厚さ方向の下部に配置されて上記セラミック本体の重心が上記セラミック本体の厚さ方向の中心より下側に位置するようにするダミーパターンと、を含む積層セラミック電子部品が提供される。

【0009】

本発明の他の形態によれば、上部に第１及び第２の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミック電子部品と、を含み、上記積層セラミック電子部品はセラミック本体の下部に配置された体積増大部によってセラミック本体の下部マージン部の体積が上部マージン部の体積より大きい積層セラミック電子部品の実装基板が提供される。

【発明の効果】

【0010】

本発明の一形態によれば、基板への実装時にチップの倒れ現象が改善されて実装安定性に優れた積層セラミック電子部品及びその実装基板を提供することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。

【図2】本発明一実施形態による積層セラミック電子部品のセラミック本体を概略的に示す斜視図である。

【図3】本発明の第１の実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。

【図4】本発明の第１の実施形態による積層セラミック電子部品のセラミック本体を概略的に示す斜視図である。

【図5a】図３のＡ‐Ａ’線に沿う断面図である。

【図5b】本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図である。

【図6a】本発明の第１の実施形態による積層セラミック電子部品の幅‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図6b】本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図7a】本発明の第１の実施形態による積層セラミック電子部品の幅‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図7b】本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図8a】本発明の第１の実施形態による積層セラミック電子部品の幅‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図8b】本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図9a】本発明の第１の実施形態による積層セラミック電子部品の幅‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図9b】本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって、活性部ダミーパターンの変形例を示す図である。

【図10】本発明の第２の実施例による積層セラミック電子部品を示す斜視図である。

【図11a】図１０のＢ‐Ｂ’線に沿う断面図である。

【図11b】本発明の第２の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図である。

【図12】本発明の第３の実施形態による積層セラミック電子部品を示す斜視図である。

【図13】図１２のＣ‐Ｃ’線に沿う断面図である。

【図14】本発明の第４の実施形態による積層セラミック電子部品の実装基板を示す斜視図である。

【図15】本発明の第４の実施形態による積層セラミック電子部品の実装基板を示す斜視図である。

【図16】本発明の第４の実施形態による積層セラミック電子部品の実装基板を示す斜視図である。

【発明を実施するための形態】

【0012】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0013】

積層セラミック電子部品１００
図１は、本発明の一実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。

【0014】

図２は、本発明一実施形態による積層セラミック電子部品のセラミック本体を概略的に示す斜視図である。

【0015】

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品１００は、複数の誘電体層１１１を含み、厚さ方向に対向する上面Ｓ_Ｔ及び下面Ｓ_Ｂ、幅方向に対向する第１の側面１及び第２の側面２、及び長さ方向に対向する第１の端面３及び第２の端面４を有し、幅より厚さが大きいセラミック本体１１０と、上記セラミック本体内で一つ以上の誘電体層を介して上記セラミック本体の幅方向に積層された第１の内部電極１２１及び第２の内部電極１２２と、上記セラミック本体の厚さ方向の下部に配置されて上記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部と、を含む。

【0016】

本発明の一実施形態によれば、上記体積増大部は、ダミーパターン１４０で形成されることができる。

【0017】

上記体積増大部がダミーパターン１４０で形成される場合、上記ダミーパターンは、セラミック本体内で誘電体層に配置されて幅方向に積層されることができる。セラミック本体の下部に配置されたダミーパターンによって、セラミック本体の下部マージン部は、ダミーパターンが配置されていない場合より体積が増加することができる。

【0018】

図１及び図２を参照すると、セラミック本体の上部及び下部にダミーパターン１４０が配置されていないか又はダミーパターン１４０がセラミック本体の上部及び下部に全て配置される場合、セラミック本体の重心は、略厚さ方向の中心を通る直線Ｌ_１上に配置される。しかしながら、本発明の実施形態のようにダミーパターン１４０がセラミック本体の下部のみに配置される場合、セラミック本体の重心Ｏは、厚さ方向の中心より下側に位置した直線Ｌ_２上に配置される。

【0019】

重心Ｏがセラミック本体の実装面に隣接して配置されるほど、実装時のチップの倒れ現象が改善されて実装安定性を確保することができる。

【0020】

本発明の一実施形態によれば、上記ダミーパターン１４０が上記セラミック本体の下部に配置されるため、上記セラミック本体１１０の下部マージン部１１８の体積が上記セラミック本体の上部マージン部１１７の体積より大きくなる。

【0021】

本発明の一実施形態によれば、上記ダミーパターン１４０が上記セラミック本体の下部に配置されるため、上記セラミック本体１１０の下面Ｓ_Ｂと上記セラミック本体１１０の端面３、４とが接するコーナーの長さが上記セラミック本体１１０の上面Ｓ_Ｔと上記セラミック本体１１０の端面３、４とが接するコーナーの長さより長くなる。

【0022】

また、実装面となるセラミック本体１１０の下面Ｓ_Ｂの面積はセラミック本体の上面Ｓ_Ｔの面積より広く形成されることができる。

【0023】

以下では、本発明の一実施形態による積層セラミック電子部品をより詳細に説明するにあたり、特に、積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。

【0024】

図３は本発明の第１の実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図であり、図４は本発明の第１の実施形態による積層セラミック電子部品のセラミック本体を概略的に示す斜視図である。

【0025】

図３を参照すると、本実施形態による積層セラミック電子部品は、セラミック本体１１０と、第１及び第２の外部電極１３１、１３２と、を含む。

【0026】

図４を参照すると、上記セラミック本体１１０は、厚さ方向に対向する上面Ｓ_Ｔ及び下面Ｓ_Ｂと、幅方向に対向し且つ上記上面及び下面を連結する第１の側面１及び第２の側面２と、長さ方向に対向し且つ上記上面及び下面を連結する第１の端面３及び第２の端面４と、を有することができる。

【0027】

上記セラミック本体１１０は、その形状に特別な制限はなく、図示のように完全な直線を有する六面体状ではないが、略六面体状である。

【0028】

上記セラミック本体は、後述するように、厚さ方向の下部マージン部１１８の幅が厚さ方向の上部マージン部１１７の幅より広く形成されることができる。

【0029】

また、上記セラミック本体の下面Ｓ_Ｂの面積は上記セラミック本体の上面Ｓ_Ｔの面積より広く形成されることができる。

【0030】

上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。図１に示されているように、上記セラミック本体は、誘電体層１１１上に形成された内部電極１２１、１２２を含む。

【0031】

上記セラミック本体は、厚さ方向の下部に配置されたダミーパターン１４０を含む。

【0032】

上記内部電極は、第１の内部電極１２１及び第２の内部電極１２２を含み、上記第１及び第２の内部電極は、少なくとも一つの誘電体層を介して上記誘電体層上に交互に配置されて上記セラミック本体の幅方向（Ｗ方向）に積層されることができる。

【0033】

上記第１の内部電極１２１及び第２の内部電極１２２は、上記セラミック本体の第１の端面３及び第２の端面４から交互に露出するように上記セラミック本体の幅方向に積層されることができる。

【0034】

また、上記セラミック本体１１０は、内部電極を外部衝撃から保護するために最外側の内部電極の外側に配置されたカバー層１１２、１１３を含むことができる。

【0035】

上記セラミック本体１１０は、上記内部電極と誘電体層が交互に積層された活性層１１５と、上記活性層の幅方向の少なくとも一側に配置されるカバー層１１２、１１３と、を含むことができる。

【0036】

本発明において、上記活性層１１５は、セラミック本体内で誘電体層と内部電極が交互に積層されて容量を形成する活性部と、上記活性部の上部及び下部に配置され且つ内部電極を含まない上下マージン部の一部領域と、を含む。

【0037】

上記活性部の上部及び下部に配置された上下マージン部の一部領域をそれぞれ活性層の上部マージン部及び活性層の下部マージン部と定義する。

【0038】

本発明の一実施形態において、上記活性層１１５は、セラミック本体のうち上記カバー層１１２、１１３を除いた残りの領域を意味する。

【0039】

本発明の一実施形態によれば、図１及び図２のＷ方向はセラミック本体１１０の幅方向であって内部電極１２１、１２２及び誘電体層１１１が積層される方向であり、Ｌ方向はセラミック本体１１０の長さ方向であり、Ｔ方向はセラミック本体１１０の厚さ方向である。

【0040】

ここで、「幅方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で用いられる。

【0041】

また、本発明の積層セラミック電子部品１００は、基板への実装時に上記厚さ方向（Ｔ方向）が基板に垂直になるように配置されることができる。

【0042】

本発明の一実施形態による積層セラミック電子部品は、高容量の具現のために上記セラミック本体１１０の幅Ｗより厚さＴが大きい形態であることを特徴とする。

【0043】

一般の積層セラミック電子部品の場合、幅と厚さが略同じサイズで製作されてきた。

【0044】

しかしながら、本発明の一実施形態による積層セラミック電子部品は、基板への実装時に十分な空間確保が可能であり且つ高容量を具現することができる。内部電極を幅方向に積層し且つセラミック本体の厚さを増加させることにより内部電極が重なる面積を増加させることができるため、基板への実装時に電子部品が占める面積が同じでも高容量を確保することができる。

【0045】

但し、本発明の一実施形態のようにセラミック本体の厚さを幅より大きく形成する場合は、高容量の確保が可能であるという長所はあるが、積層セラミック電子部品の重心が上昇することにより、実装時にピックアップ（Ｐｉｃｋ‐ｕｐ）過程でチップがテーピングポケット内で傾くため、チップを取り上げることができなくなる不良が発生したり装着過程でチップの倒れ現象が発生する頻度が増加するという問題がある。

【0046】

しかしながら、本発明の実施形態により、セラミック本体の厚さ方向の下部にセラミック本体の下部マージン部の体積を増加させることができるダミーパターン１４０を配置すると、上述した問題を解決することができる。

【0047】

上記セラミック本体１１０は、複数の誘電体層１１１及び内部電極１２１、１２２を積層した後に焼成して形成されることができる。また、上記セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に限定されない。

【0048】

例えば、上記誘電体層の積層数は１００層以上であれば良い。

【0049】

上記セラミック本体１１０には、厚さ方向の上部マージン部１１７と厚さ方向の下部マージン部１１８が形成されることができる。上記セラミック本体の厚さ方向の上部マージン部１１７は、セラミック本体１１０の厚さ方向において上記内部電極１２１、１２２の上端部より上側の領域を意味し、上記セラミック本体の厚さ方向の下部マージン部１１８は、上記セラミック本体１１０の厚さ方向において上記内部電極１２１、１２２の下端部より下側の領域を意味する。即ち、上記上部マージン部１１７は、上記セラミック本体の上面Ｓ_Ｔから上記内部電極１２１、１２２の上端部までの領域を意味し、上記下部マージン部１１８は、セラミック本体の下面Ｓ_Ｂから上記内部電極１２１、１２２の下端部までの領域を意味する。上記上部マージン部１１７と下部マージン部１１８は、上記活性層の上部マージン部及び下部マージン部に対応するカバー層１１２、１１３の上部及び下部領域を含む。

【0050】

上記上部マージン部１１７は、上記活性層において内部電極が配置されていない上部領域、及び上記活性層において内部電極が配置されていない上部領域に対応するカバー部の上部を含み、上記下部マージン部１１８は、上記活性層において内部電極が配置されていない下部領域、及び上記活性層において内部電極が配置されていない下部領域に対応するカバー部の下部を含む。

【0051】

本発明の一実施形態によれば、上記誘電体層１１１の平均厚さは、積層セラミック電子部品の容量設計に合わせて任意に変わってもよい。

【0052】

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。

【0053】

上記カバー層１１２、１１３は、内部電極を含まないことを除いて誘電体層１１１と同じ材質及び構成を有することができる。上記カバー層は、単一の誘電体層又は二つ以上の誘電体層を活性層１１５の幅方向の側面にそれぞれ幅方向に積層して形成されたものであり、物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。

【0054】

例えば、上記カバー層は、内部電極が形成されていない誘電体層を１０層以上積層して形成されることができる。

【0055】

上記第１及び第２の内部電極１２１、１２２は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

【0056】

一方、上記第１及び第２の内部電極１２１、１２２は、相違する極性を有する一対の電極であり、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。

【0057】

上記第１及び第２の内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成することができれば特に制限されず、例えば、１．５μｍ以下であれば良い。

【0058】

本実施形態によれば、第１及び第２の内部電極１２１、１２２は、上記セラミック本体の上面Ｓ_Ｔ又は下面Ｓ_Ｂに垂直に配置されることができる。即ち、上記第１及び第２の内部電極１２１、１２２は、積層セラミック電子部品の基板への実装時に基板と対向する面である下面（実装面）に垂直に配置されることができる。

【0059】

上記第１及び第２の外部電極１３１、１３２は、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。

【0060】

上記第１及び第２の外部電極１３１、１３２は、特に制限されず、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。

【0061】

なお、本発明において、「第１及び第２」は、相違する極性を意味する。

【0062】

上記セラミック本体１１０は、厚さ方向の下部に配置されたダミーパターン１４０を含むことができる。本実施形態によれば、上記ダミーパターン１４０は、活性部ダミーパターン１４１、１４２を含むことができる。

【0063】

上記活性部ダミーパターン１４１、１４２は、内部電極が重なって容量を形成する領域である活性部の下側に配置され、容量形成には直接寄与しない 。

【0064】

上記活性部ダミーパターン１４１、１４２は、活性部内に配置されず、上記セラミック本体の下部マージン部のうち活性部に対応する領域に配置されることができる。

【0065】

上記セラミック本体１１０の厚さ方向の下部は、上記セラミック本体の厚さ方向の中心部以下の領域を意味する。

【0066】

図５ａは、図３のＡ‐Ａ’線に沿う断面図である。

【0067】

図５ｂは、本実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって、誘電体層１１１と誘電体層上に配置された内部電極１２１、１２２及び活性部ダミーパターン１４１、１４２を示す図である。

【0068】

図５ａ及び図５ｂを参照すると、上記活性部ダミーパターン１４１、１４２は、セラミック本体１１０の活性層１１５内で上記内部電極１２１、１２２より厚さ方向の下側に配置されることができる。

【0069】

上記活性部ダミーパターン１４１、１４２は、特に制限されず、内部電極１２１、１２２と同じ材料で形成されることができる。

【0070】

本実施形態によれば、セラミック本体の焼結過程で発生するセラミック本体の下部マージン部１１８の幅収縮を抑制してセラミック本体の下部マージン部１１８の体積がセラミック本体の上部マージン部１１７の体積より大きくなることにより基板への実装時に安定性を確保することができる。

【0071】

本発明の一実施形態によれば、上記活性部ダミーパターン１４１、１４２は、上記セラミック本体１１０の長さ方向の中心部と上記セラミック本体の第１の端面との間の領域に配置される第１の活性部ダミーパターン１４１と、上記セラミック本体の長さ方向の中心部と上記セラミック本体の第２の端面との間の領域に配置される第２の活性部ダミーパターン１４２と、を含むことができる。

【0072】

図５ａ及び図５ｂに示されているように、上記第１の活性部ダミーパターン１４１は上記第１の内部電極１２１が配置された誘電体層１１１上に配置され、上記第２の活性部ダミーパターン１４２は上記第２の内部電極１２２が配置された誘電体層１１１上に配置されることができる。

【0073】

上記第１の活性部ダミーパターン１４１及び第２の活性部ダミーパターン１４２は、相違する位置で誘電体層１１１上に交互に形成されることができる。

【0074】

例えば、上記第１の活性部ダミーパターン１４１と上記第２の活性部ダミーパターン１４２は、一つの誘電体層１１１を介して交互に配置されることができる。

【0075】

上記のように上記第１の活性部ダミーパターン１４１が上記第１の内部電極１２１が配置された誘電体層上に配置され、上記第２の活性部ダミーパターン１４２が上記第２の内部電極１２２が配置された誘電体層上に配置される場合、上記第１の活性部ダミーパターン１４１の積層数は上記第１の内部電極１２１の積層数と同じであり、上記第２の活性部ダミーパターン１４２の積層数は上記第２の内部電極１２２の積層数と同じである。

【0076】

本実施形態によれば、上記第１の活性部ダミーパターン１４１及び第２の活性部ダミーパターン１４２は、上記第１及び第２の内部電極１２１、１２２から離隔して形成されることができる。

【0077】

上記第１の活性部ダミーパターン１４１と第２の活性部ダミーパターン１４２は、端部が上記セラミック本体の下面Ｓ_Ｂに露出するように形成されることができる。上記第１の活性部ダミーパターン１４１と第２の活性部ダミーパターン１４２の端部がセラミック本体の下面Ｓ_Ｂに露出する場合は、第１の活性部ダミーパターン及び第２の活性部ダミーパターンの露出部をそれぞれ覆うように第１の外部電極１３１及び第２の外部電極１３２がセラミック本体の下面Ｓ_Ｂに伸びることが好ましい。

【0078】

第１の外部電極１３１及び第２の外部電極１３２は、セラミック本体の下面Ｓ_Ｂに伸びた長さと実質的に同様に上記セラミック本体の上面Ｓ_Ｔに伸びることができる。

【0079】

本発明の一実施形態によれば、上記第１の活性部ダミーパターン１４１は端部が上記セラミック本体の第１の端面３に露出し、上記第２の活性部ダミーパターン１４２は端部が上記セラミック本体の第２の端面４に露出することができる。

【0080】

上記第１及び第２の活性部ダミーパターン１４１、１４２が上記セラミック本体の端面３、４又は下面Ｓ_Ｂに引き出される場合、第１及び第２の外部電極１３１、１３２とそれぞれ連結されて外部電極の固着強度を向上させることができる。

【0081】

図６ａ、図７ａ、図８ａ及び図９ａは本発明の第１の実施形態による積層セラミック電子部品の幅‐厚さ方向の断面図であって活性部ダミーパターンの変形例を示す図であり、図６ｂ、図７ｂ、図８ｂ及び図９ｂは本発明の第１の実施形態による積層セラミック電子部品の長さ‐厚さ方向の断面図であって活性部ダミーパターンの変形例を示す図である。

【0082】

図６ａ、図７ａ、図８ａ及び図９ａはそれぞれ図６ｂ、図７ｂ、図８ｂ及び図９ｂに対応する。

【0083】

図６ａ及び図６ｂを参照すると、上記活性部ダミーパターン１４１、１４２は、上記セラミック本体の下面に引き出されない。本変形例のように活性部ダミーパターン１４１、１４２がセラミック本体の下面に引き出されない場合、活性部ダミーパターン１４１、１４２の長さは、外部電極が下面に伸びた長さにかかわらず決められることができる。

【0084】

図７ａ及び図７ｂを参照すると、上記活性部ダミーパターン１４１、１４２は、上記第１の内部電極１２１又は第２の内部電極１２２と連結されることができる。例えば、上記第１の活性部ダミーパターン１４１は第１の内部電極１２１と連結されるように配置され、上記第２の活性部ダミーパターン１４２は第２の内部電極１２２と連結されるように配置されることができる。

【0085】

また、図８ａ及び図８ｂに示されているように、上記第１の活性部ダミーパターン１４１は上記第１の内部電極１２１が配置された誘電体層１１１及び第２の内部電極１２２が配置された誘電体層１１１に形成され、上記第２の活性部ダミーパターン１４２は上記第１の内部電極１２１が配置された誘電体層１１１及び第２の内部電極１２２が配置された誘電体層１１１上に配置されることができる。即ち、上記第１の活性部ダミーパターン１４１と第２の活性部ダミーパターン１４２が同じ誘電体層１１１上に配置されることができる。

【0086】

上記のように上記第１の活性部ダミーパターン１４１が上記第１の内部電極１２１の配置された誘電体層及び第２の内部電極１２２の配置された誘電体層に形成され、これと同様に上記第２の活性部ダミーパターン１４２が上記第１の内部電極１２１の配置された誘電体層及び第２の内部電極１２２の配置された誘電体層上に配置される場合、第１の活性部ダミーパターン１４１の積層数は第１の内部電極１２１の積層数及び第２の内部電極１２２の積層数の和と同じであり、上記第２の活性部ダミーパターン１４２の積層数は第１の内部電極１２１の積層数及び第２の内部電極１２２の積層数の和と同じである。

【0087】

即ち、上記第１の内部電極１２１が配置された誘電体層に第１及び第２の活性部ダミーパターン１４１、１４２が配置され、上記第２の内部電極１２２が配置された誘電体層に第１及び第２の活性部ダミーパターン１４１、１４２が配置されることができる。

【0088】

上述した変形例のように第１の活性部ダミーパターン１４１及び第２の活性部ダミーパターン１４２のそれぞれの積層数が上記第１の内部電極及び第２の内部電極の積層数の和と同じ場合、上記セラミック本体の下部マージンのうち活性部ダミーパターンが配置された領域の幅が上記セラミック本体の厚さ方向及び長さ方向の中心部の幅と類似したレベルで形成されることができる。

【0089】

本変形例のように第１及び第２の活性部ダミーパターン１４１、１４２が同じ誘電体層上に配置される場合は、電気的短絡を防止するために上記第１及び第２の活性部ダミーパターン１４１、１４２が互いに離隔して形成されなければならない。例えば、上記第１の活性部ダミーパターンと上記第２の活性部ダミーパターンは、同じ誘電体層上に長さ方向に互いに離隔して配置されて幅方向にそれぞれ積層されることができる。

【0090】

上記第１及び第２の活性部ダミーパターン１４１、１４２は全て第１及び第２の内部電極１２１、１２２から離隔して配置されることができる。

【0091】

また、本発明のさらに他の変形例である図９ａ及び図９ｂを参照すると、第１の活性部ダミーパターン１４１は第１の内部電極１２１と連結され第２の内部電極１２２からは離隔して配置され、第２の活性部ダミーパターン１４２は第２の内部電極１２２と連結され第１の内部電極１２１からは離隔して配置されることができる。本変形例において、上記第１及び第２の活性部ダミーパターン１４１、１４２は、一つの誘電体層上に長さ方向に互いに離隔して配置されることができる。

【0092】

以上では本発明の活性部ダミーパターンの変形例を説明したが、これに制限されず、上記変形例の相互間の結合や変更も可能である。

【0093】

図１０は本発明の第２の実施例による積層セラミック電子部品１００を示す斜視図であり、図１１ａは図１０のＢ‐Ｂ’線に沿う断面図である。

【0094】

なお、本実施例の積層セラミック電子部品に関する説明のうち第１の実施例による積層セラミック電子部品に関する説明と重複する説明は省略し、差異を中心に説明する。

【0095】

本発明の第２の実施例による積層セラミック電子部品のセラミック本体は、厚さ方向の下部に配置されたダミーパターン１４０を含むことができる。本実施形態によれば、上記ダミーパターン１４０は、カバー部ダミーパターン１５１、１５２を含むことができる。

【0096】

上記カバー部ダミーパターン１５１、１５２は、上記セラミック本体のカバー層１１２、１１３の厚さ方向の下部に配置され、上述した活性部ダミーパターンと同様にセラミック本体の焼結時に下部マージン部の幅方向の収縮を抑制して下部マージン部の体積を増加させることができる。

【0097】

上記カバー部ダミーパターン１５１、１５２は、特に制限されず、内部電極１２１、１２２と同じ材料で形成されることができる。

【0098】

上記カバー層１１２、１１３の厚さ方向の下部は、上記カバー層の厚さ方向の中心部以下の領域を意味する。

【0099】

セラミック本体の重心をセラミック本体の下面側に効率的に移動させるために、上記カバー部ダミーパターンは、上記セラミック本体の全厚さに対して下面から約３５％以内の厚さ範囲に配置されることができるが、これに制限されるものではない。

【0100】

図１１ｂは、本実施形態による積層セラミック電子部品のカバー層の長さ‐厚さ方向の断面図であって、カバー層を構成する誘電体層１１１と誘電体層上に配置されたカバー部ダミーパターン１５１、１５２を示す図である。

【0101】

上記カバー部ダミーパターン１５１、１５２は、上記セラミック本体の長さ方向の中心部と上記セラミック本体の第１の端面との間の領域に配置される第１のカバー部ダミーパターン１５１と、上記セラミック本体の長さ方向の中心部と上記セラミック本体の第２の端面との間の領域に配置される第２のカバー部ダミーパターン１５２と、を含むことができる。

【0102】

上記第１のカバー部ダミーパターン１５１の端部は上記第１の端面３に露出し、上記第２のカバー部ダミーパターン１５２の端部は上記第２の端面４に露出することができる。

【0103】

第１のカバー部ダミーパターン１５１及び第２のカバー部ダミーパターン１５２が同じ誘電体層上に配置される場合、上記第１のカバー部ダミーパターンと第２のカバー部ダミーパターンは、長さ方向に互いに離隔して形成されることができる。

【0104】

上記第１及び第２のカバー部ダミーパターン１５１、１５２の端部が上記第１及び第２の端面にそれぞれ露出する場合、外部電極の固着強度を向上させることができる効果がさらに得られる。

【0105】

図１１ｂに示されているように、上記第１及び第２のカバー部ダミーパターン１５１、１５２は上記セラミック本体の下面Ｓ_Ｂに端部が露出することができ、この場合、第１及び第２の外部電極１３１、１３２はそれぞれ上記第１及び第２のカバー部ダミーパターンの露出部を覆うように上記セラミック本体の下面に伸びることができる。

【0106】

上記外部電極は、上記セラミック本体の下面Ｓ_Ｂに伸びた長さ分だけ上記セラミック本体の上面Ｓ_Ｔに伸びることができる。

【0107】

図１２は本発明の第３の実施形態による積層セラミック電子部品を示す斜視図であり、図１３は図１２のＣ‐Ｃ’線に沿う断面図である。

【0108】

本実施例の積層セラミック電子部品に関する説明のうち第１の実施例又は第２の実施例による積層セラミック電子部品に関する説明と重複する説明は省略し、差異を中心に説明する。

【0109】

本発明の第３の実施形態による積層セラミック電子部品のセラミック本体１１０は、厚さ方向の下部に配置されたダミーパターン１４０を含むことができる。本実施形態によれば、上記ダミーパターン１４０は、活性部ダミーパターン１４１、１４２と、カバー部ダミーパターン１５１、１５２と、を含むことができる。

【0110】

なお、活性部ダミーパターン１４１、１４２及びカバー部ダミーパターン１５１、１５２に関する詳細な説明は、上述した第１の実施例及び第２の実施例と重複するためここでは省略する。

【0111】

本実施形態のようにセラミック本体の下部に活性部ダミーパターン１４１、１４２とカバー部ダミーパターン１５１、１５２が全て形成される場合、セラミック本体の幅は、厚さ方向の中心よりも下部マージン部１１８のダミーパターン１４１、１４２、１５１、１５２が配置された領域の方が広く形成されることができる。

【0112】

本実施形態によれば、上記セラミック本体の下部に活性部ダミーパターン及びカバー部ダミーパターンが全て形成されることにより、セラミック本体の下部マージン部の体積を従来よりさらに増大させることができるため、基板への実装時に安定性をより向上させ、優れたチップの倒れ防止効果を有することができる。

【0113】

上述したように本発明の実施形態による積層セラミック電子部品は、セラミック本体の下部に配置された体積増大部によってセラミック本体の下部の幅の減少を抑制し、セラミック本体の上部マージン部よりもセラミック本体の下部マージン部の体積が大きくなるようにすることにより基板への実装時に安定性を確保することができる。

【0114】

例えば、体積増大部が配置されていないセラミック本体の場合は、焼結時に、厚さ方向において内部電極が配置されていないセラミック本体の下部マージン部とセラミック本体の上部マージン部が、内部電極が配置された厚さ方向の中心部よりも幅方向に大きく収縮するため、厚さ方向の両端部の幅が厚さ方向の中心部の幅より小さくなる現象が発生する可能性がある。即ち、セラミック本体の上面及び下面に隣接した領域でセラミック本体の幅が減少することにより、基板の実装面となるセラミック本体の上面又は下面の面積が減少するため、基板への実装時に安定性が確保されないという問題がある。

【0115】

特に、本発明の実施形態のようにセラミック本体の厚さが幅より大きく形成される形の積層セラミック電子部品の場合は、上部マージン部及び下部マージン部の収縮による実装不良の問題が深化する可能性がある。

【0116】

しかしながら、本発明の一実施形態によれば、セラミック本体の焼結時にセラミック本体の下部に配置された体積増大部によって下部マージン部の過度な収縮現象を改善し、セラミック本体の下部の幅の減少が抑制されて基板への実装時に発生する不良を減少させることができる。

【0117】

本発明の一実施形態では、上記体積増大部はセラミック本体１１０の厚さ方向の一側のみに配置され、上記体積増大部が配置された厚さ方向の一側をセラミック本体の下部と定義する。また、上記セラミック本体の厚さ方向に対向する二つの面のうち上記体積増大部に隣接した面を下面Ｓ_Ｂ、上記下面Ｓ_Ｂと厚さ方向に対向する面を上面Ｓ_Ｔと定義する。上記セラミック本体１１０の厚さ方向の一側と他側又はセラミック本体１１０の上部及び下部は、上記セラミック本体の厚さ方向の中心部を基準に区分される。

【0118】

本発明の一実施形態のように体積増大部がセラミック本体１１０の下部のみに配置される場合、セラミック本体１１０の重心Ｏがセラミック本体の厚さ方向の中心部より下に形成されることにより、積層セラミック電子部品の基板への実装時のチップの倒れ及び実装不良を防止することができる。

【0119】

また、セラミック本体の上部マージン部１１７は、内部電極及び体積増大部の不存在によってセラミック本体の焼結時にセラミック本体の厚さ方向の中心部よりも幅方向の収縮が大きくなる。したがって、セラミック本体の上部マージン部１１７の幅がセラミック本体の厚さ方向の中心部や下部マージン部１１８と比べて相対的に狭く形成される。

【0120】

本発明において、下部マージン部の体積又は幅は、下部マージン部に配置された体積増大部を含んで測定されることができる。

【0121】

本発明の一実施形態によれば、上記第１の内部電極及び第２の内部電極と上記セラミック本体の上面との間隔に対応するセラミック本体の上部マージン部１１７には体積増大部が配置されず誘電体層１１１のみが存在することから、セラミック本体の焼結時に幅方向の収縮が相対的に大きくなるため、セラミック本体の下部マージン部１１８の幅及び体積が上記セラミック本体の上部マージンの幅及び体積より大きく形成されることができる。

【0122】

また、セラミック本体の下面Ｓ_Ｂの面積は上記セラミック本体の上面Ｓ_Ｔの面積より広く形成されることができる。

【0123】

また、本発明の体積増大部によって、上記セラミック本体１１０の下面Ｓ_Ｂと上記セラミック本体１１０の端面３、４との境界をなすコーナーの長さは、上記セラミック本体１１０の上面Ｓ_Ｔと上記セラミック本体の端面３、４との境界をなすコーナーの長さより長く形成されることができる。

【0124】

本発明のセラミック本体１１０は、焼結収縮及び研磨によって、完全な六面体状ではないが、略六面体状を有する。したがって、セラミック本体の形状を略六面体状としたとき、六面体の上面と下面及びコーナーに対応する領域をセラミック本体１１０の上面と下面及びコーナーとして長さ及び面積を測定することができる。

【0125】

上記のようにセラミック本体の下部マージン部１１８の幅及び体積がセラミック本体の上部マージン部１１７の幅及び体積より大きく形成される場合、又はセラミック本体の下面Ｓ_Ｂの面積がセラミック本体の上面Ｓ_Ｔの面積より広く形成される場合、積層セラミック電子部品の基板への実装時に発生するチップの倒れ及び実装不良を改善することができる。

【0126】

積層セラミック電子部品の実装基板２００
図１４〜図１６は、本発明の第４の実施形態による積層セラミック電子部品の実装基板２００を示す斜視図である。

【0127】

図１４は上述した本発明の第１の実施形態による積層セラミック電子部品が実装された積層セラミック実装基板を示し、図１５は上述した本発明の第１の実施形態による積層セラミック電子部品が実装された積層セラミック実装基板を示し、図１６は本発明の第３の実施形態による積層セラミック電子部品が実装された積層セラミック電子部品の実装基板を示す。

【0128】

図１４を参照すると、本発明の一実施形態による積層セラミック電子部品の実装基板２００は、積層セラミック電子部品１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔して形成された第１及び第２の電極パッド２２１、２２２と、を含む。

【0129】

上記積層セラミック電子部品１００は、第１及び第２の外部電極１３１、１３２がそれぞれ第１及び第２の電極パッド２２１、２２２上に接触するように位置した状態でハンダ２３０によって印刷回路基板２１０と電気的に連結されることができる。

【0130】

即ち、本実施形態によれば、複数の誘電体層１１１を含み、厚さ方向に対向する上面Ｓ_Ｔ及び下面Ｓ_Ｂ、幅方向に対向する第１の側面１及び第２の側面２、及び長さ方向に対向する第１の端面３及び第２の端面４を有し、幅より厚さが大きいセラミック本体１１０と、上記セラミック本体１１０内で一つ以上の誘電体層を介して上記セラミック本体の幅方向に積層された第１の内部電極１２１及び第２の内部電極１２２と、上記セラミック本体１１０の厚さ方向の下部に配置されて上記セラミック本体の下部マージン部の体積が上部マージン部の体積より大きくなるようにする体積増大部と、を含み、上記セラミック本体の下面Ｓ_Ｂが上記印刷回路基板２１０に隣接して対向するように実装された積層セラミック電子部品の実装基板２００が提供される。

【0131】

上記積層セラミック電子部品は、セラミック本体１１０の外部面に形成されて上記第１及び第２の内部電極とそれぞれ連結される第１及び第２の外部電極を含むことができる。

【0132】

上記セラミック本体１１０は、上記第１の内部電極１２１及び第２の内部電極１２２と誘電体層１１１が交互に積層されて形成された活性層と、上記活性層の幅方向の外側に配置されるカバー層と、を含むことができる。

【0133】

上記体積増大部は、セラミック本体内で誘電体層上に配置されて幅方向に積層されたダミーパターン１４０で形成されることができる。

【0134】

上記体積増大部は、図１４に示されているように上記活性層内で上記内部電極１２１、１２２より厚さ方向の下側に配置された活性部ダミーパターン１４１、１４２を含むか、又は図１５に示されているように上記カバー層の厚さ方向の下部に配置されたカバー部ダミーパターン１５１、１５２を含むことができる。

【0135】

或いは、上記体積増大部は、図１６に示されているように活性部ダミーパターン１４１、１４２及びカバー部ダミーパターン１５１、１５２を全て含むことができる。

【0136】

なお、上述した積層セラミック電子部品の実装基板に関する内容のうち上述した積層セラミック電子部品と同じ事項については重複を避けるためにその説明を省略する。

【0137】

実験例
下記表１は、本発明の実施形態による積層セラミック電子部品の体積増大部の配置による実装不良の改善を確認するために、比較例及び実施例の積層セラミック電子部品を用いてＰｉｃｋ‐ｕｐ不良及び装着不良の頻度数を測定した結果を示したものである。

【0138】

本実験例では、セラミック本体の厚さ方向の下部のみに活性部ダミーパターンが形成された場合を実験例１、セラミック本体の厚さ方向の下部のみにカバー部ダミーパターンが形成された場合を実験例２、セラミック本体の厚さ方向の下部のみにカバー部ダミーパターン及び活性部ダミーパターンが形成された場合を実験例３とした。

【0139】

また、本実験例では、活性部ダミーパターン及びカバー部ダミーパターンがセラミック本体内に配置されていない形態を比較例１、セラミック本体の厚さ方向の上部及び下部に活性部ダミーパターンが全て配置された形態を比較例２、上記セラミック本体の厚さ方向の上部及び下部にカバー部ダミーパターンが全て配置された形態を比較例３、上記セラミック本体の厚さ方向の上部及び下部に活性部ダミーパターンとカバー部ダミーパターンが全て配置された形態を比較例４とした。

【0140】

本実験例の比較例及び実施例の積層セラミック電子部品は、下記のような段階で製作された。

【0141】

まず、チタン酸バリウム（ＢａＴｉＯ_３）系パウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して、約１．１μｍの厚さのセラミックグリーンシートを複数製造した。これにより、誘電体層が形成される。

【0142】

次に、ニッケル粉末を含む内部電極用導電性ペーストを製造した。次に、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法を用いて約０．８μｍの厚さで塗布して内部電極を形成した後、これを２２０層積層し、カバー層の形成のために内部電極が形成されていないグリーンシートをさらに１６層積層した積層体を複数製造した。

【0143】

実施例１〜３と比較例２〜４の場合は、上記内部電極形成過程で上記グリーンシート上に内部電極用導電性ペーストをスクリーン印刷工法を用いて塗布して活性部ダミーパターン又はカバー部ダミーパターンを形成することができる。本実験例において、活性部ダミーパターンの印刷厚さは約０．８μｍ、カバー部ダミーパターンの印刷厚さは約２μｍであった。

【0144】

上記活性部ダミーパターンは内部電極が形成されたグリーンシート上に形成され、上記カバー部ダミーパターンはカバー層の形成のために内部電極が形成されていないグリーンシート上に形成された。

【0145】

次に、積層体を約８５℃で約１０００ｋｇｆ／ｃｍ^２の圧力条件下で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。圧着が終わった積層体を内部電極パターンの一端が切断面から交互に露出するように切断した。切断された積層体を大気雰囲気下で約２３０℃、約６０時間維持して脱バインダーを行った。

【0146】

次に、約１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い酸素分圧約１０^−１１ａｔｍ〜１０^−１０ａｔｍの還元雰囲気下で焼成し研磨してセラミック本体を形成した。焼成後のセラミック本体のサイズは、長さ×幅×厚さ（Ｌ×Ｗ×Ｔ）が約０．６ｍｍ×０．３ｍｍ×０．７ｍｍであった。

【0147】

セラミック本体の長さは幅及び厚さ方向の中心、幅は長さ及び厚さ方向の中心、厚さは幅及び長さ方向の中心を基準に測定された。

【0148】

次に、内部電極と連結されるようにセラミック本体の両端面に外部電極を形成した。

【0149】

外部電極は、銅粉末とガラスを含むペーストの焼成で形成された。

【0150】

比較例及び実験例において、活性部ダミーパターンは、第１及び第２の内部電極が印刷された誘電体層上でセラミック本体の長さ方向の一側面と他側面に配置された。

【0151】

即ち、実験例１の積層セラミック電子部品は図８ｂと類似した形で体積増大部が配置され、実験例２の積層セラミック電子部品は図１１ａ及び図１１ｂと類似した形で体積増大部が配置され、実験例３の積層セラミック電子部品は図１２及び図１３と類似した形で体積増大部が配置されることができる。

【0152】

比較例２〜４は、実験例１〜３とそれぞれ同様に体積増大部が配置されるが、セラミック本体の厚さ方向の上部及び下部全てに配置される点が異なる。

【0153】

上記カバー部ダミーパターンは、上記セラミック本体の下面（比較例の場合は上面を含む）に露出するように形成され、セラミック本体の厚さ方向においてその高さがセラミック本体の全厚さの約２０％〜２５％となるように形成された。

【0154】

本発明の比較例及び実施例において、上部及び下部マージン部の厚さは、セラミック本体の全厚さの約１０％のレベルで形成された。

【0155】

上記活性部ダミーパターンは長さがセラミック本体の全長さの約１２％となるように形成され、上記カバー部ダミーパターンは長さがセラミック本体の全長さの約１０％となるように形成された。

【0156】

上記活性部ダミーパターンは、上記セラミック本体の下面（比較例の場合は上面を含む）に露出するように形成され、厚さ方向において内部電極から約２５μｍの間隔をおいて離隔して配置された。

【0157】

表１のＰｉｃｋ‐ｕｐ不良及び装着不良は全て過酷条件下で測定された。

【0158】

具体的には、Ｐｉｃｋ‐ｕｐ不良は、セラミック本体の厚さ方向の一面である下面を実装面として実装する過程で幅方向に約０．１ｍｍ偏って積層セラミック電子部品をピックアップ（ｐｉｃｋ‐ｕｐ）したときにうまく取り上げられない積層セラミック電子部品の個数の比率を測定して示したものであり、装着不良は、上記のようにピックアップされた積層セラミック電子部品を基板に装着したときに倒れる積層セラミック電子部品の個数の比率を測定して示したものである。

【0159】

【表1】

【0160】

表１を参照すると、セラミック本体の厚さ方向の上部及び下部に体積増大部が全く配置されていない比較例１は、Ｐｉｃｋ‐ｕｐ不良及び装着不良の発生頻度が高いことが確認できる。

【0161】

また、比較例２〜４は、実験例１〜３とは異なり、体積増大部がセラミック本体の厚さ方向の上部及び下部に全て配置されたものであり、比較例１に比べて不良の発生頻度が低いが、実験例１〜３に比べて不良の発生頻度が高いことが確認できる。

【0162】

特に、実験例１〜３は、ｐｉｃｋ‐ｕｐ不良の発生頻度及び装着不良の発生頻度が比較例２〜４に比べて顕著に低いことが確認できる。

【0163】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0164】

１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２の内部電極
１３１、１３２ 第１及び第２の外部電極
１４０ ダミーパターン
１４１、１４２ 第１及び第２の活性部ダミーパターン
１５１、１５２ 第１及び第２のカバー部ダミーパターン
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２の電極パッド
２３０ ハンダ

【図1】

【図2】

【図3】

【図4】

【図5a】

【図5b】

【図6a】

【図6b】

【図7a】

【図7b】

【図8a】

【図8b】

【図9a】

【図9b】

【図10】

【図11a】

【図11b】

【図12】

【図13】

【図14】

【図15】

【図16】