特開 2015-177163 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-177163(P2015-177163A)

(43)【公開日】2015年10月5日

(54)【発明の名称】プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ

(51)【国際特許分類】

   H05K 3/46 20060101AFI20150908BHJP

   H01L 23/12 20060101ALI20150908BHJP

   H01L 25/10 20060101ALI20150908BHJP

   H01L 25/11 20060101ALI20150908BHJP

   H01L 25/18 20060101ALI20150908BHJP

【ＦＩ】

   H05K3/46 Z

   H05K3/46 B

   H05K3/46 N

   H05K3/46 Q

   H05K3/46 T

   H01L23/12 N

   H01L23/12 501S

   H01L25/14 Z

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2014-54819(P2014-54819)

(22)【出願日】2014年3月18日

(71)【出願人】

【識別番号】000000158

【氏名又は名称】イビデン株式会社

(74)【代理人】

【識別番号】100095795

【弁理士】

【氏名又は名称】田下 明人

(72)【発明者】

【氏名】高橋 延也

(72)【発明者】

【氏名】山田 茂

(72)【発明者】

【氏名】苅谷 隆

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA12

5E316AA15

5E316AA32

5E316AA35

5E316AA38

5E316AA43

5E316BB11

5E316CC02

5E316CC08

5E316CC32

5E316DD02

5E316DD22

5E316DD33

5E316EE31

5E316FF04

5E316FF07

5E316FF22

5E316FF28

5E316FF45

5E316HH25

5E316HH26

5E316JJ02

(57)【要約】

【課題】 実装する電子部品への接続線を高密度で形成し、かつ実装信頼性を高め得るプリント配線板の提供。
【解決手段】 プリント配線板は、上基板を接続するための高さの高い第１パッド５８ＣＰと、ＩＣチップを接続するための高さの低い第３パッド４８Ｐを備える。第３パッド４８Ｐの高さ（第２導体層３８、第２絶縁層４０、第３導体層４８を合わせた厚み；ｔ４）が、第１パッド５８ＣＰの高さ（第１導体層５８Ｃの厚み：ｔ１）よりも薄いため、第２導体層、第３導体層が薄い。ＩＣチップ用の配線を構成する第２導体層、第３導体層がファインピッチに形成できる。
【選択図】 図３

【特許請求の範囲】

【請求項1】

絶縁層と、
前記絶縁層の表面に形成された導体層と、
前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第１絶縁層と、前記第１絶縁層上に形成されている第１パッドを含む第１導体層とを有するプリント配線板であって、
前記第１絶縁層上に形成された第２パッドを含む第２導体層と、
前記第２導体層上に積層された第２絶縁層と、
前記第２絶縁層上に形成された、第３パッドを含む第３導体層と、
前記第２絶縁層を貫通し前記第２パッドと前記第３導体層とを接続するビア導体とから成る配線構造体を備え、
前記第１パッドの上表面の位置は、前記第３パッドの上表面よりも高い。

【請求項2】

請求項１のプリント配線板であって、
前記第１絶縁層は、最外層の層間絶縁層である。

【請求項3】

請求項１のプリント配線板であって、
前記配線構造体の前記第２導体層は、前記第１導体層に接続されている。

【請求項4】

請求項１のプリント配線板であって、
前記第１導体層と前記第２導体層とは同一のシード層を有する。

【請求項5】

請求項４のプリント配線板であって、
前記シード層は、無電解Ｃｕめっき層又はスパッタにより形成されるＴｉ/Ｃｕ層から成る。

【請求項6】

請求項１のプリント配線板であって、
前記第２絶縁層は感光性樹脂から成る。

【請求項7】

請求項１のプリント配線板であって、
前記配線構造体の直下で、前記第１絶縁層の下層にプレーン層が形成されている。

【請求項8】

請求項７のプリント配線板であって、
前記プレーン層はアース層である。

【請求項9】

請求項１のプリント配線板であって、
前記第３パッドは、ＩＣチップ実装用であり、
前記第１パッドは、他のプリント配線板の接続用である。

【請求項10】

請求項１のプリント配線板であって、
プリント配線板の外周側に前記第１パッドが配置され、
前記第１パッドの内周側に前記第３パッドが配置される。

【請求項11】

請求項１のプリント配線板であって、
前記第３導体層は配線を含み、該配線と前記第３パッドとの絶縁距離は、前記配線間の絶縁距離よりも広い。

【請求項12】

請求項１のプリント配線板であって、
前記第３パッドの厚みは、前記第２パッドの厚みよりも厚い。

【請求項13】

請求項１のプリント配線板であって、
前記第２導体層の配線幅は、前記第３導体層の配線幅よりも狭い。

【請求項14】

請求項１３のプリント配線板であって、
前記第３導体層の配線幅は、前記第１導体層の配線幅よりも狭い。

【請求項15】

請求項１のプリント配線板であって、
前記第１パッドのピッチは、前記第３パッドとのピッチよりも大きい。

【請求項16】

プリント配線板の製造方法であって、
導体層及び絶縁層を交互にビルドアップ積層することと、
最外層の絶縁層を形成することと、
前記最外層の絶縁層上にビア用の第１開口を形成することと、
前記最外層の絶縁層上及び前記第１開口内に第１シード層を形成することと、
前記最外層の絶縁層上であって、配線構造体形成位置を含む第１導体層の非形成部位に第１めっきレジストを形成することと、
電解めっきにより、前記第１開口内にビア導体を形成すると共に、前記第１導体層を形成することと、
前記第１めっきレジストを剥離することと、
前記最外層の絶縁層上であって、第２導体層の非形成部位に第２めっきレジストを形成することと、
電解めっきにより、前記第２導体層を形成することと、
前記第２めっきレジストを剥離することと、
前記第１導体層、前記第２導体層の非形成部の前記第１シード層を除去することと、
前記最外層の絶縁層上及び前記第２導体層上に第２開口を有する第２絶縁層を形成することと、
前記第２絶縁層上及び前記第２開口内に第２シード層を形成することと、
前第２絶縁層上であって、第３導体層の非形成部位に第３めっきレジストを形成することと、
電解めっきにより、前記第２開口内にビア導体を形成すると共に、前記第３導体層を、該第３導体層の上表面の位置が、前記第１導体層の上表面位置より低くなるように形成することと、
前記第３めっきレジストを剥離することと、
前記第３導体層の非形成部の前記第２シード層を除去することと、を含む。

【請求項17】

ＩＣチップの実装された下基板と、該下基板上に搭載される上基板とから成るパッケージ−オン−パッケージであって、
前記下基板は、最上の層間樹脂絶縁層と、
前記最上の層間樹脂絶縁層上に形成され、該下基板の中央側に形成されているＩＣチップ接続用の第３パッドと、外周側に形成されている上基板接続用の第１パッドと、
前記最上の層間樹脂絶縁層上に形成され、前記第１パッドを露出する第１の開口と、前記第３パッドを露出する第２の開口とを備えるソルダーレジスト層と、
前記第１パッド上に形成され、前記上基板のパッドに接続する半田バンプと、
第１バンプを備え、該第１バンプを介して前記第３パッドに実装されたＩＣチップと、
前記最上の層間樹脂絶縁層上であって、前記ソルダーレジスト層の第２開口内に形成された配線構造体とを備え、
前記配線構造体が、
前記最上の層間樹脂絶縁層上に形成された第２パッドを含む第２導体層と、
前記第２導体層上に積層された第２絶縁層と、
前記第２絶縁層上に形成された、前記第３パッドを含む第３導体層と、
前記第２絶縁層を貫通し前記第２パッドと前記第３導体層とを接続するビア導体とから成る。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子部品実装用のパッドと他のプリント配線板（上基板）を搭載するためのパッドとを有するプリント配線板、及び、該プリント配線板の製造方法に関する。

【背景技術】

【0002】

特許文献１は、プリント配線板の上基板接続用パッド上に金属ポストを配置する方法を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１６４５９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１は、電子部品実装用のパッド及び電子部品用の配線と、上基板接続用のパッド及び上基板用の配線とを同じプロセスで形成している。このため、電子部品用の配線と上基板用の配線とで、配線幅、配線間の絶縁間隔を大きく異ならせることができず、よりファイン化が要求される電子部品用の配線密度を高めることが難しい。

【0005】

本発明の目的は、実装する電子部品への接続線を高密度で形成し、かつ実装信頼性を高め得るプリント配線板、及び、該プリント配線板の製造方法を提供することである。

【課題を解決するための手段】

【0006】

本発明に係るプリント配線板は、絶縁層と、前記絶縁層の表面に形成された導体層と、前記絶縁層を貫通し該絶縁層の前記導体層を反対面へ接続するビア導体とを備え、前記導体層及び前記絶縁層が交互に積層されてなり、第１絶縁層と、前記第１絶縁層上に形成されている第１パッドを含む第１導体層とを有する。そして、前記第１絶縁層上に形成された第２パッドを含む第２導体層と、前記第２導体層上に積層された第２絶縁層と、前記第２絶縁層上に形成された、第３パッドを含む第３導体層と、前記第２絶縁層を貫通し前記第２パッドと前記第３導体層とを接続するビア導体とから成る配線構造体を備える。前記第１パッドの上表面の位置は、前記第３パッドの上表面よりも高い。

【0007】

本発明に係るプリント配線板の製造方法は、導体層及び絶縁層を交互にビルドアップ積層することと、最外層の絶縁層を形成することと、前記最外層の絶縁層上にビア用の第１開口を形成することと、前記最外層の絶縁層上及び前記第１開口内に第１シード層を形成することと、前記最外層の絶縁層上であって、配線構造体形成位置を含む第１導体層の非形成部位に第１めっきレジストを形成することと、電解めっきにより、前記第１開口内にビア導体を形成すると共に、前記第１導体層を形成することと、前記第１めっきレジストを剥離することと、前記最外層の絶縁層上であって、第２導体層の非形成部位に第２めっきレジストを形成することと、電解めっきにより、前記第２導体層を形成することと、前記第２めっきレジストを剥離することと、前記第１導体層、前記第２導体層の非形成部の前記第１シード層を除去することと、前記最外層の絶縁層上及び前記第２導体層上に第２開口を有する第２絶縁層を形成することと、前記第２絶縁層上及び前記第２開口内に第２シード層を形成することと、前第２絶縁層上であって、第３導体層の非形成部位に第３めっきレジストを形成することと、電解めっきにより、前記第２開口内にビア導体を形成すると共に、前記第３導体層を、該第３導体層の上表面の位置が、前記第１導体層の上表面位置より低くなるように形成することと、前記第３めっきレジストを剥離することと、前記第３導体層の非形成部の前記第２シード層を除去することと、を含む。

【発明の効果】

【0008】

本発明のプリント配線板は、上基板を接続する第１パッドの上表面の位置は、電子部品を実装する第３パッドの上表面よりも高い。第２導体層、第２絶縁層、第３導体層を合わせた厚みが、第１導体層の厚みよりも薄いため、電子部品用の配線を構成する第２導体層、第３導体層が薄くファインピッチに形成でき、電子部品用の配線密度を高めることができる。

【0009】

更に、第１導体層の形成された最外層の層間絶縁層上に、第２導体層と第３導体層との２層の導体層を形成するため、実装する電子部品用の信号線を構成する第２導体層と第３導体層をファインピッチ化に形成できる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１実施形態に係るプリント配線板の断面図である。

【図2】第１実施形態のプリント配線板の断面図である。

【図3】図３（Ａ）は図１中の破線で囲まれた配線構造体を拡大して示す断面図であり、図３（Ｂ）は配線構造体の平面図であり、図３（Ｃ）は、図３（Ａ）中の楕円Ｃで囲まれた部位を拡大して示す図である。

【図4】第１実施形態のプリント配線板の製造工程図である。

【図5】第１実施形態のプリント配線板の製造工程図である。

【図6】第１実施形態のプリント配線板の製造工程図である。

【図7】第１実施形態のプリント配線板の製造工程図である。

【図8】第１実施形態のプリント配線板の製造工程図である。

【図9】第１実施形態のプリント配線板の製造工程図である。

【図10】ＩＣチップ実装前のプリント配線板の平面図である。

【図11】図１１（Ａ）は第１導体層の平面図であり、図１１（Ｂ）は第３導体層の平面図であり、図１１（Ｃ）は第２導体層の平面図である。

【図12】第１実施形態の改変例に係るプリント配線板の製造工程図である。

【図13】図１３（Ａ）は、第２実施形態に係るプリント配線板の配線構造体の断面図であり、図１３（Ｂ）は、図１３（Ａ）中のＹ２−Ｙ２横面図である。

【発明を実施するための形態】

【0011】

[第１実施形態]
図１に本発明の第１実施形態に係るプリント配線板１０の断面が示されている。そのプリント配線板１０は、コア基板８０を有する。コア基板８０は、第１面（Ｆ）とその第１面と反対側の第２面（Ｓ）を有する絶縁基材８０ｚと絶縁基材の第１面上の導体層８４Ａと絶縁基材の第２面上の導体層８４Ｂと導体層８４Ａと導体層８４Ｂを接続しているスルーホール導体８６で形成されている。スルーホール導体８６は、絶縁基材に形成されている貫通孔８１内をめっき膜で充填することにより形成される。

【0012】

プリント配線板１０は、さらに、コア基板８０の第１面Ｆ上に上側のビルドアップ層５５Ｆを有する。上側のビルドアップ層５０Ｆはコア基板８０の第１面Ｆ上に形成されている絶縁層（上側の層間樹脂絶縁層）５０Ａと絶縁層５０Ａ上の導体層（上側の導体層）５８Ａと絶縁層５０Ａを貫通し第１導体層８４Ａやスルーホール導体８６と導体層５８Ａを接続しているビア導体（上側のビア導体）６０Ａとを有する。上側のビルドアップ層５０Ｆはさらに絶縁層５０Ａと導体層５８Ａ上の絶縁層（最外層の層間樹脂絶縁層）５０Ｃと絶縁層５０Ｃ上の導体層（最上の導体層）５８Ｃと絶縁層５０Ｃを貫通し導体層５８Ａやビア導体６０Ａと導体層５８Ｃとを接続するビア導体（最上のビア導体）６０Ｃを有する。

【0013】

プリント配線板１０は、さらに、コア基板８０の第２面Ｓ上に下側のビルドアップ層５５Ｓを有する。下側のビルドアップ層５０Ｓはコア基板８０の第２面Ｓ上に形成されている絶縁層（下側の層間樹脂絶縁層）５０Ｂと絶縁層５０Ｂ上の導体層（下側の導体層）５８Ｂと絶縁層５０Ｂを貫通し第２導体層８４Ｂやスルーホール導体８６と導体層５８Ｂを接続しているビア導体（下側のビア導体）６０Ｂとを有する。下側のビルドアップ層５０Ｓはさらに絶縁層５０Ｂと導体層５８Ｂ上の絶縁層（最下の層間樹脂絶縁層）５０Ｄと絶縁層５０Ｄ上の導体層（最下の導体層）５８Ｄと絶縁層５０Ｄを貫通し導体層５８Ｂやビア導体６０Ｂと導体層５８Ｄとを接続するビア導体（最下のビア導体）６０Ｄを有する。

【0014】

図２は、プリント配線板のビルドアップ層５５Ｆ、５５Ｓ上にソルダーレジスト層７０Ｆ、７０Ｂが形成され、第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂが実装され、メモリー２９０を搭載する上基板２１０が接続された状態を示す断面図である。図１０は、ＩＣチップ、上基板搭載前のプリント配線板１０の平面図である。第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂはプロセッサーである。上基板２１０のボンディングパッド２１８とメモリー２９０とはボンディングワイヤー２１６で接続されている。

【0015】

図２に示されるように、第１の層間樹脂絶縁層（最外層の層間絶縁層）５０Ｃ上に第１導体層５８Ｃが形成されている。第１の層間樹脂絶縁層５０Ｃ上にソルダーレジスト層７０Ｆが形成され、ソルダーレジスト層７０Ｆの開口７１Ｆが、第１パッド５８ＣＰを露出する。第１パッド５８ＣＰに、上基板２１０のパッド２１４が半田バンプ２１２を介して接続されている。一方、第３パッド４８Ｐに、ＩＣチップ１１０Ａ、１１０Ｂのパッド１１４が半田バンプ１１２を介して接続されている。第１パッド５８ＣＰは、第１導体層５８Ｃに含まれる。第２ビルドアップ層５５Ｓ上にソルダーレジスト層７０Ｓが形成され、ソルダーレジスト層７０Ｓの開口７１ＳにＢＧＡバンプ７６Ｓが形成されている。

【0016】

ソルダーレジスト層７０Ｆの中央側には、開口７１ＦＦが形成され、最外層の層間絶縁層５０Ｃ上に形成された配線構造体２０を露出させている。配線構造体２０は、第１ＩＣチップ１１０Ａ、第２ＩＣチップ１１０Ｂの信号線を構成する。

【0017】

図３（Ａ）は図１中の破線で囲まれた配線構造体２０を拡大して示す。図３（Ｂ）は配線構造体２０の平面図であり、図３（Ｂ）中のＸ１−Ｘ１断面が、図３（Ａ）に対応する。図３（Ｃ）は、図３（Ａ）中の楕円Ｃで囲まれた部位を拡大して示す。

【0018】

配線構造体２０は、最外層の層間絶縁層５０Ｃ上に形成された第２パッド３８、第２配線ライン３６と、第２パッド３８、第２配線ライン３６上に形成された第２絶縁層４０と、第２絶縁層４０上に形成された第３パッド４８Ｐ、第３配線ライン４６と、第２絶縁層４０を貫通し第２パッド３８と第３パッド４８Ｐとを接続するビア導体４８Ｖとから成る。

【0019】

ビア導体４８Ｖ及び第３配線ライン４６は、シード層４２と電解銅めっき層４４とから成る。第２パッド３８及び第２配線ライン３６は、シード層３２と電解銅めっき層３４とから成る。第１導体層５８Ｃ、ビア導体６０Ｃは、シード層３２と電解銅めっき層４９から成る。第２パッド３８、第２配線ライン３６と、第１導体層５８Ｃ、ビア導体６０Ｃは、共通のシード層３２を有する。

【0020】

配線構造体２０の形成された最外層の層間絶縁層５０Ｃの下層には、導体層５８Ａの一部を構成し、アース層として用いられるプレーン層５８ＡＡが形成されている。該プレーン層５８ＡＡにより、第２配線ライン３６がマイクロストリップライン構造が取られる。これにより、第２配線ライン３６の伝送速度が向上する。

【0021】

図３（Ａ）中に示されるように、第１導体層５８Ｃの上面、ビア導体６０Ｃの上面の第１パッド５８ＣＰの高さ、即ち、層間絶縁層５０Ｃの上面から第１パッド５８ＣＰまでの高さｔ１は３０μｍである。一方、第３導体層４６の上面、ビア導体４８Ｖの上面の第３パッド４８Ｐの高さｔ４は、１５μｍである。層間絶縁層５０Ｃの上面から第１パッド５８ＣＰまでの高さｔ１は、第３パッド４８Ｐまでの高さｔ４よりも高い。このため、図２中に示されるように、配線構造体２０上の高さの低い第３パッド４８ＰにＩＣチップ１１０Ａ、１１０Ｂを実装した状態で、高さの高い第１パッド５８ＣＰにプリント配線板を接続することができる。

【0022】

図３（Ｃ）中に示されるように、第２パッド３８及び第２配線ライン３６の高さｔ２は、２〜３μｍである。ビア導体４８Ｖのランド４８Ｐ及び第３配線ライン４６の第２絶縁層上面からの高さｔ３は、４〜６μｍである。第２絶縁層４０の絶縁距離ｄ２は、上述したように、ビア導体６０Ｃの上面の第１パッド５８ＣＰよりも、ビア導体４８Ｖの上面の第３パッド４８Ｐの高さが低くなるように調整されている。

【0023】

図１１（Ａ）は、第１導体層５８Ｃを構成する第１パッド５８ＣＰ及び第１配線ライン５８ＣＬの平面図であり、図１１（Ｂ）は、第３導体層４８を構成する第３パッド４８Ｐ及び第３配線ライン４６の平面図であり、図１１（Ｃ）は、第２導体層３８を構成する第２パッド３８Ｐ及び第２配線ライン３６の平面図である。図１１（Ａ）中に示されるように、第１パッド５８ＣＰの径ａ１は７０〜３００μｍで、ピッチｐ１は１００〜３５０μｍである。第１配線ライン５８ＣＬのライン幅Ｌ１は、１０〜２０μｍ、スペース幅Ｓ１は、１０〜２０μｍである。図１１（Ｂ）中に示されるように、第３パッド４８Ｐの径ａ３は２０〜３０μｍで、ピッチｐ３は４０〜６０μｍである。第３配線ライン４６のライン幅Ｌ３は３μｍ、スペース幅Ｓ３は３μｍである。そして、第３パッド４８Ｐと配線ライン４６との最小間隔ｅ３は５μｍである。図１１（Ｃ）中に示されるように、第２パッド４３Ｐの径ａ２は１５〜２５μｍで、ピッチｐ２は４０〜６０μｍである。第２配線ライン３６のライン幅Ｌ２は２μｍ、スペース幅Ｓ２は２μｍである。そして、第２パッド３８Ｐと配線ライン３６との最小間隔ｅ２は３μｍである。

【0024】

即ち、第１パッド５８ＣＰの径ａ１＞第３パッド４８Ｐの径ａ３＞第２パッド８８Ｐの径ａ２であり、第１パッド５８ＣＰのピッチｐ１＞第３パッド４８Ｐのピッチｐ３＞第２パッド８８Ｐのピッチｐ２である。また、第１配線ライン５８CＬのライン幅Ｌ１／スペースＳ１＞第３配線ライン４６のライン幅Ｌ３／スペースＳ３＞第２配線ライン３６のライン幅Ｌ２／スペースＳ２である。

【0025】

ビア導体４８Ｖ及び第３配線ライン４６から成る第３導体層４８、第２パッド３８Ｐは、第２配線ライン３６を介して第１導体層５８Ｃを構成する第１パッド５８ＣＰに接続されている。

【0026】

第１実施形態のプリント配線板では、第１パッド５８ＣＰの上表面の位置が、第３パッド４８Ｐの上表面の位置よりも高い。第２導体層３８、第２絶縁層４０、第３導体層４８を合わせた厚み（ｔ４）が、第１導体層５８Ｃの厚み（ｔ１）よりも薄いため、第２導体層、第３導体層が薄い。ＩＣチップ等の電子部品用の配線を構成する第２導体層３８、第３導体層４８が薄くファインピッチに形成でき、電子部品用の配線密度を高めることができる。

【0027】

[第１実施形態の製造方法]
第１実施形態のプリント配線板は、コア基板を有するプリント配線板であってもコアレス基板であっても良い。コア基板を有するプリント配線板やその製造方法は、例えば、ＪＰ２００７２２７５１２Ａに示されている。コアレス基板やその製造方法は、例えば、ＪＰ２００５２３６２４４Ａに示されている。

【0028】

図４〜図９に配線構造体２０の製造方法が示される。
図４（Ａ）は、図１中に示す最外層の樹脂絶縁層（第１層間絶縁層）５０Ｃの形成された状態を示す。該最外層の樹脂絶縁層５０Ｃ上には銅箔４７が積層されている。

【0029】

レーザにより、最外層の樹脂絶縁層５０Ｃにビア用開口５０Ｃａが形成される（図４（Ｂ）。銅箔がエッチングで剥離された後、無電解めっき又はスパッタによりシード層３２が、最外層の樹脂絶縁層５０Ｃ上及びビア用開口５０Ｃａ内に形成される（図４（Ｃ））。シード層３２上に所定パターンのめっきレジスト３１が形成される（図４（Ｄ））。

【0030】

電解銅めっきにより、めっきレジスト３１の非形成部に銅めっき層４９が形成され、ビア用開口５０Ｃａ内にビア導体６０Ｃが、そして、第１導体層５８Ｃが形成される（図５（Ａ））。ビア導体６０Ｃ、第１導体層５８Ｃは、シード層３２及び銅めっき層４９から成る。めっきレジストが剥離される（図５（Ｂ））。シード層３２を除去することなく、シード層３２及び第１導体層上にポジティブめっきレジスト液３３αが塗布される（図５（Ｃ））。

【0031】

露光・現像処理を経て、めっきレジスト３３が形成される（図６（Ａ））。レジスト３３のパターンは図１１（Ｃ）に示される第２配線ラインのライン幅Ｌ２：２μｍ、スペース幅Ｓ２：２μｍを形成する。めっきレジスト３３の非形成部に銅めっき層３４が形成され、第２パッド３８Ｐ、第２配線ライン３６を含む第２導体層３８が形成される（図６（Ｂ））。めっきレジストが剥離される（図６（Ｃ））。

【0032】

第１導体層５８Ｃ、第２導体層３８の非形成部分のシード層３２が除去される（図７（Ａ））。感光性のレジスト液４０αが最外層の層間樹脂絶縁層５０Ｃ上に塗布され（図７（Ｂ））、露光・現像によりビア用開口４０ａを備える第２絶縁層４０が形成される（図７（Ｃ））。

【0033】

第２絶縁層４０上及びビア用開口４０ａ内にシード層４２が形成される（図８（Ａ））。シード層４２上にポジティブめっきレジスト液４３αが塗布される（図８（Ｂ））。露光・現像処理を経て、めっきレジスト４３が形成される（図８（Ｃ））。めっきレジスト４３のパターンが形成される。めっきレジスト４３のパターンは、図１１（Ｂ）に示される第３配線ラインのライン幅Ｌ３：３μｍ、スペース幅Ｓ３：３μｍを形成する。

【0034】

めっきレジスト４３の非形成部に銅めっき膜４４が形成され、第３パッド４８Ｐを上面に有するビア導体４８Ｖ、第３配線ライン４６を備える第３導体層４８が形成される（図９（Ａ））。めっきレジストが剥離される（図９（Ｂ））。第３導体層４８の非形成部分のシード層４２が除去される（図９（Ｃ））。図１中に示す配線構造体２０が完成する。

【0035】

図２に示されるように、ビルドアップ層５５Ｆ上に開口７１Ｆ、開口７１ＦＦを備えるソルダーレジスト層７０Ｆが形成され、ビルドアップ層５５Ｓ上に開口７１Ｓを備えるソルダーレジスト層７０Ｓが形成される。ソルダーレジスト層７０Ｓの開口７１ＳにＢＧＡバンプ７６Ｓが形成される。該開口７１Ｓ内に保護膜７２を形成することができる。ＩＣチップ１１０Ａ、１１０Ｂがプリント配線板に実装される。プリント配線板の第３パッド４８ＣＰに、ＩＣチップの端子１１４が、第１半田バンプ１１２を介して接続される。上基板２１０が搭載される。プリント配線板の第１パッド５８ＣＰに、上基板２１０のパッド２１４が、半田バンプ２１２を介して接続される。なお、上基板２１０とプリント配線板との間に封止樹脂を充填することも可能である。

【0036】

第１パッド５８ＣＰの上表面は、第３パッド４８Ｐの上表面よりも高い位置にある。このため、上基板２１０がＩＣチップと干渉せず、第１パッドに実装される上基板２１０との接続信頼性が高い。また、第２導体層３８、第２絶縁層４０、第３導体層４８を合わせた厚み（ｔ４）が、第１導体層５８Ｃの厚み（ｔ１）よりも薄い（図３（Ａ）参照）。第２導体層、第３導体層が薄く、ＩＣチップ用の配線を構成する第２導体層、第３導体層がファインピッチに形成できる。

【0037】

第１実施形態のプリント配線板で、第２導体層、第３導体層は、プリント配線板のビルドアップ層として形成されるため、形成が容易で、信頼性が高い。

【0038】

[第１実施形態の改変例]
図１２に本発明の第１実施形態の改変例に係るプリント配線板１０の製造方法が示される。
図１２（Ａ）に、図１中に示す最外層の樹脂絶縁層（第１層間絶縁層）５０Ｃの形成された状態が示される。該最外層の樹脂絶縁層５０Ｃ上には銅箔が積層されていない。樹脂絶縁層５０Ｃの表面は粗化されない。

【0039】

レーザにより、最外層の樹脂絶縁層５０Ｃにビア用開口５０Ｃａが形成される（図１２（Ｂ）。無電解Ｃｕめっき又はＴｉ/Ｃｕスパッタによりシード層３２ｂが、最外層の樹脂絶縁層５０Ｃ上及びビア用開口５０Ｃａ内に形成される（図１２（Ｃ））。以降の工程は図４（Ｄ）〜図９に示された第１実施形態と同様である。

【0040】

[第２実施形態]
図１３（Ａ）は、第２実施形態に係るプリント配線板の配線構造体の断面図であり、図１３（Ｂ）は、図１３（Ａ）中のＹ２−Ｙ２横面図である。
第２実施形態のプリント配線板では、ＩＣチップ１１０に接続用のパッドとして、第１実施形態と同様な第３パッド４８Ｐと、該第３パッド４８Ｐと同じ高さ（ｔ４）で、径の大きい第４パッド４８ＰＬが形成されている。第４パッド４８ＰＬは、ＩＣチップのパッド１１４Ｌに半田バンプ１１２Ｌを介して接続されている。第３パッド４８Ｐと第４パッド４８ＰＬとは第２配線ライン３６を介して接続されている。第４パッド４８ＰＬの外側には第１パッド５８ＣＰが配置され、第１パッド５８ＣＰを介して上基板２１０がプリント配線板１０に搭載されている。第４パッド４８ＰＬと第１パッド５８ＣＰとは、第４パッド４８ＰＬと同時に形成された第４配線ライン４８Ｌを介して接続される。

【符号の説明】

【0041】

１０ プリント配線板
２０ 配線構造体
３６ 第２配線ライン
３８ 第２配線層
３８Ｐ 第２パッド
４０ 第２絶縁層
４６ 第３配線ライン
４８ 第３配線層
４８Ｐ 第３パッド
５０Ｃ 第１層間樹脂絶縁層
５８Ｃ 第１導体層
５８ＣＰ 第１パッド

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】