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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-184912(P2015-184912A)
(43)【公開日】2015年10月22日
(54)【発明の名称】半導体集積回路、表示パネルドライバ及び表示装置
(51)【国際特許分類】
G05F 1/56 20060101AFI20150925BHJP
【ＦＩ】
G05F1/56 310C
G05F1/56 310J
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
【全頁数】23
(21)【出願番号】特願2014-60783(P2014-60783)
(22)【出願日】2014年3月24日
(71)【出願人】
【識別番号】308017571
【氏名又は名称】シナプティクス・ディスプレイ・デバイス合同会社
(74)【代理人】
【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
(74)【代理人】
【識別番号】100117617
【弁理士】
【氏名又は名称】中尾 圭策
(72)【発明者】
【氏名】谷本 一征
【テーマコード（参考）】
5H430
【Ｆターム（参考）】
5H430BB01
5H430BB09
5H430BB11
5H430EE04
5H430EE18
5H430FF13
5H430GG08
5H430HH03
5H430KK01
(57)【要約】
【課題】レギュレータ回路のインラッシュカレントを低減する。【解決手段】レギュレータ回路が、基準電圧が入力される入力ノードと、電源電圧を出力する出力ノードと、出力ノードがドレインに接続され、ソースが電源線に接続された出力ＭＯＳトランジスタと、基準電圧と電源電圧との差を低減させるように出力ＭＯＳトランジスタのゲートを駆動する中間段と、出力ＭＯＳトランジスタのゲートと電源線との間で電流を流すように構成された電流経路を提供する電流経路部とを具備する。
【選択図】図５
【特許請求の範囲】
【請求項1】
基準電圧が入力される入力ノードと、
電源電圧を出力する出力ノードと、
前記出力ノードがドレインに接続され、ソースが電源線に接続された出力ＭＯＳトランジスタと、
前記入力ノードと前記出力ノードとの電位差を低減させるように前記出力ＭＯＳトランジスタのゲートを駆動する差動回路部と、
前記出力ＭＯＳトランジスタのゲートと前記電源線との間で電流を流すように構成された電流経路を提供する電流経路部
とを具備する
レギュレータ回路。
電源電圧を出力する出力ノードと、
前記出力ノードがドレインに接続され、ソースが電源線に接続された出力ＭＯＳトランジスタと、
前記入力ノードと前記出力ノードとの電位差を低減させるように前記出力ＭＯＳトランジスタのゲートを駆動する差動回路部と、
前記出力ＭＯＳトランジスタのゲートと前記電源線との間で電流を流すように構成された電流経路を提供する電流経路部
とを具備する
レギュレータ回路。
【請求項2】
請求項１に記載のレギュレータ回路であって、
前記出力ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記電流経路部は、前記電源線から前記出力ＭＯＳトランジスタのゲートに向かう方向に順方向電流を流すように構成されたダイオード素子を備える
レギュレータ回路。
前記出力ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記電流経路部は、前記電源線から前記出力ＭＯＳトランジスタのゲートに向かう方向に順方向電流を流すように構成されたダイオード素子を備える
レギュレータ回路。
【請求項3】
請求項１に記載のレギュレータ回路であって、
前記出力ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートから前記電源線に向かう方向に順方向電流を流すように構成されたダイオード素子を備える
レギュレータ回路。
前記出力ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートから前記電源線に向かう方向に順方向電流を流すように構成されたダイオード素子を備える
レギュレータ回路。
【請求項4】
請求項２又は３に記載のレギュレータ回路であって、
前記ダイオード素子が、ダイオード接続されたＭＯＳトランジスタである
レギュレータ回路。
前記ダイオード素子が、ダイオード接続されたＭＯＳトランジスタである
レギュレータ回路。
【請求項5】
請求項１に記載のレギュレータ回路であって、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で定電流を流す定電流源を含む
レギュレータ回路。
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で定電流を流す定電流源を含む
レギュレータ回路。
【請求項6】
請求項１に記載のレギュレータ回路であって、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断可能に構成されている
レギュレータ回路。
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断可能に構成されている
レギュレータ回路。
【請求項7】
請求項６に記載のレギュレータ回路であって、
前記電流経路部は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断するように構成された
レギュレータ回路。
前記電流経路部は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断するように構成された
レギュレータ回路。
【請求項8】
請求項６に記載のレギュレータ回路であって、
前記電流経路部は、前記電流経路に設けられ、前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断するスイッチ
を備えている
レギュレータ回路。
前記電流経路部は、前記電流経路に設けられ、前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記電流を遮断するスイッチ
を備えている
レギュレータ回路。
【請求項9】
請求項８に記載のレギュレータ回路であって、
前記出力ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記電流経路部は、前記電源線から前記出力ＭＯＳトランジスタのゲートに向かう方向に順方向電流を流すように構成されたダイオード素子を備え、
前記スイッチと前記ダイオード素子とは、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で直列に接続されている
レギュレータ回路。
前記出力ＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記電流経路部は、前記電源線から前記出力ＭＯＳトランジスタのゲートに向かう方向に順方向電流を流すように構成されたダイオード素子を備え、
前記スイッチと前記ダイオード素子とは、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で直列に接続されている
レギュレータ回路。
【請求項10】
請求項８に記載のレギュレータ回路であって、
前記出力ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートから前記電源線に向かう方向に順方向電流を流すように構成されたダイオード素子を備え、
前記スイッチと前記ダイオード素子とは、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で直列に接続されている
レギュレータ回路。
前記出力ＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記電流経路部は、前記出力ＭＯＳトランジスタのゲートから前記電源線に向かう方向に順方向電流を流すように構成されたダイオード素子を備え、
前記スイッチと前記ダイオード素子とは、前記出力ＭＯＳトランジスタのゲートと前記電源線との間で直列に接続されている
レギュレータ回路。
【請求項11】
請求項９又は１０に記載のレギュレータ回路であって、
前記ダイオード素子が、ダイオード接続されたＭＯＳトランジスタである
レギュレータ回路。
前記ダイオード素子が、ダイオード接続されたＭＯＳトランジスタである
レギュレータ回路。
【請求項12】
請求項１に記載のレギュレータ回路であって、
前記電流経路部は、定電流源を含み、
前記定電流源は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で第１電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で第２電流を流すように構成され、
前記第２電流は、前記第１電流よりも小さい
レギュレータ回路。
前記電流経路部は、定電流源を含み、
前記定電流源は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で第１電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で第２電流を流すように構成され、
前記第２電流は、前記第１電流よりも小さい
レギュレータ回路。
【請求項13】
請求項６に記載のレギュレータ回路であって、
前記電流経路部は、定電流源を含み、
前記定電流源は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で定電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記定電流を遮断する
レギュレータ回路。
前記電流経路部は、定電流源を含み、
前記定電流源は、前記レギュレータ回路の起動が開始されると前記出力ＭＯＳトランジスタのゲートと前記電源線との間で定電流を流し、前記レギュレータ回路の起動が開始された後、所定の時間が経過したときに前記出力ＭＯＳトランジスタのゲートと前記電源線の間で流れる前記定電流を遮断する
レギュレータ回路。
【請求項14】
請求項１乃至１３のいずれかに記載のレギュレータ回路と、
表示パネルを駆動する駆動回路
とを具備する
表示パネルドライバ。
表示パネルを駆動する駆動回路
とを具備する
表示パネルドライバ。
【請求項15】
表示パネルと、
前記表示パネルを駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバが、請求項１乃至１３のいずれかに記載のレギュレータ回路を備えた
表示装置。
前記表示パネルを駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバが、請求項１乃至１３のいずれかに記載のレギュレータ回路を備えた
表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路、表示パネルドライバ及び表示装置に関し、特に、安定化された電源電圧を生成するレギュレータ回路を備えた半導体集積回路、表示パネルドライバ及び表示装置に関する。
【背景技術】
【0002】
レギュレータ回路は、安定化された電源電圧を生成するための回路として半導体集積回路において広く用いられる。
【0003】
レギュレータ回路は、特に、それによって生成された電源電圧が供給される回路の規模が大きい場合には、電流駆動能力が高いことが求められることがある。例えば、液晶表示パネルの近年の高精細化により、液晶ドライバ（液晶表示パネルを駆動するドライバ）に集積化される論理回路及びメモリの回路規模が増大しており、該論理回路及びメモリに電源電圧を供給するレギュレータ回路は、高い電流駆動能力が求められる。
【0004】
半導体集積回路に集積化されるレギュレータ回路に高い電流駆動能力を付与するための一つの手法は、レギュレータ回路の出力トランジスタのオン抵抗を低減させることである。しかしながら、このような手法では、レギュレータ回路のインラッシュカレント（突入電流）、即ち、レギュレータ回路が起動されたときに該レギュレータ回路から容量性負荷に流れ込む電流を増加させてしまう。インラッシュカレントの増大は、電子機器の誤動作を発生させる要因となり、好ましくない。
【0005】
したがって、レギュレータ回路のインラッシュカレントの低減には、技術的なニーズが存在する。
【0006】
なお、レギュレータ回路のインラッシュカレントの低減については、例えば、特開２０１０−２５６９６８号公報に開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１０−２５６９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一つの目的は、レギュレータ回路のインラッシュカレントを低減することにある。
【0009】
本発明の他の目的、課題及び新規な特徴は、以下の記載から明らかになるであろう。
【課題を解決するための手段】
【0010】
本発明の一の観点では、レギュレータ回路が、基準電圧が入力される入力ノードと、電源電圧を出力する出力ノードと、出力ノードがドレインに接続され、ソースが電源線に接続された出力ＭＯＳトランジスタと、基準電圧と電源電圧との差を低減させるように出力ＭＯＳトランジスタのゲートを駆動する中間段と、出力ＭＯＳトランジスタのゲートと電源線との間で電流を流すように構成された電流経路を提供する電流経路部とを具備する。
【0011】
このようなレギュレータ回路は、例えば、表示装置において表示パネルを駆動する表示パネルドライバに適用され得る。
【発明の効果】
【0012】
本発明によれば、レギュレータ回路のインラッシュカレントを低減することができる。
【図面の簡単な説明】
【0013】
【図1】液晶表示装置の構成の例を示すブロック図である。
【図2】各副画素の構造を概念的に示す回路図である。
【図3】第１の実施形態におけるソースドライバＩＣの構成を概略的に示すブロック図である。
【図4】第１の実施形態における内蔵レギュレータの構成を示すブロック図である。
【図5】第１の実施形態のレギュレータアンプの回路構成を示す回路図である。
【図6】比較例のレギュレータアンプの回路構成を示す回路図である。
【図9】第１の実施形態のレギュレータアンプの他の回路構成を示す回路図である。
【図10】第１の実施形態のレギュレータアンプの更に他の回路構成を示す回路図である。
【図11A】第２の実施形態における内蔵レギュレータの構成を示すブロック図である。
【図11B】第２の実施形態における内蔵レギュレータの動作を示すタイミングチャートである。
【図12】第２の実施形態のレギュレータアンプの回路構成を示す回路図である。
【図13A】第２の実施形態のレギュレータアンプの他の回路構成を示す回路図である。
【図13B】第２の実施形態のレギュレータアンプの更に他の回路構成を示す回路図である。
【図13C】第２の実施形態のレギュレータアンプの更に他の回路構成を示す回路図である。
【図14】第２の実施形態のレギュレータアンプの更に他の回路構成を示す回路図である。
【発明を実施するための形態】
【0014】
以下、添付図面を参照しながら本発明の実施形態を説明する。（第１の実施形態）
図１は、液晶表示装置１の構成の例を示すブロック図である。第１の実施形態では、本発明のレギュレータ回路が、液晶表示装置１において液晶表示パネル２を駆動するソースドライバＩＣ３に集積化される。ソースドライバＩＣ３は、演算装置４から受け取った画像データＤＩＮと制御データＤＳＹＮＣとに応答して液晶表示パネル２を駆動し、液晶表示パネル２に所望の画像を表示する。
【0015】
液晶表示パネル２は、表示領域５とＧＩＰ（gate in panel）回路６とを備えている。表示領域５には、複数のゲート線７（走査線、アドレス線とも呼ばれる）と複数のソース線８（信号線、データ線とも呼ばれる）とが配置されると共に、副画素９が行列に配置されている。ゲート線７とソース線８とは互いに直交するように設けられている。各副画素９は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかを表示するように構成されており、液晶表示パネル２の各画素は、それぞれ、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）を表示する３つの副画素９で構成される。ＧＩＰ回路６は、ソースドライバＩＣ３から供給されるゲート制御信号ＳＧＩＰに応答してゲート線７を駆動する。ＧＩＰ回路６は、例えば、ＣＯＧ（circuit on glass）技術を用いて液晶表示パネル２に集積化される。
【0016】
図２は、各副画素９の構造を概念的に示す回路図である。各副画素９は、ＴＦＴ（thin film transistor）９ａと、画素電極９ｂとを備えている。ＴＦＴ９ａは、そのゲートがゲート線７に接続され、ソースがソース線８に接続され、ドレインが画素電極９ｂに接続される。画素電極９ｂは、液晶表示パネル２の対向電極（共通電極とも呼ばれる）１０に対向するように設けられており、画素電極９ｂと対向電極１０の間には液晶が満たされている。なお、図２では、対向電極１０が副画素９毎に設けられているように図示されているが、実際には、複数の副画素９で共通の（最も典型的には、液晶表示パネル２全体で共通の）対向電極１０が設けられることは、当業者には容易に理解されよう。
【0017】
図３は、第１の実施形態におけるソースドライバＩＣ３の構成を概略的に示すブロック図である。ソースドライバＩＣ３は、インターフェース１１と、論理制御部１２と、メモリ部１３Ｌ、１３Ｒと、ソース駆動回路１４Ｌ、１４Ｒと、ソース出力１５と、内蔵レギュレータ２０とを備えている。ソース出力１５には、上述の液晶表示パネル２のソース線８がそれぞれに接続される。
【0018】
インターフェース１１は、演算装置４から画像データＤＩＮを受け取り、ソースドライバＩＣ３のメモリ部１３Ｌ、１３Ｒに転送すると共に、制御データＤＳＹＮＣを論理制御部１２に転送する。論理制御部１２は、ソースドライバＩＣ３の各回路の動作を制御する。メモリ部１３Ｌ、１３Ｒは、画像データＤＩＮを一時的に保存する。図３の構成では、１対のメモリ部１３Ｌ、１３Ｒが設けられている。左側に位置するメモリ部１３Ｌは、ソースドライバＩＣ３の左半分に位置するソース出力１５に接続されるソース線８の副画素９に対応する画像データＤＩＮを記憶する。一方、右側に位置するメモリ部１３Ｒは、ソースドライバＩＣ３の右半分に位置するソース出力１５に接続されるソース線８の副画素９に対応する画像データＤＩＮを記憶する。
【0019】
ソース駆動回路１４Ｌは、メモリ部１３Ｌから受け取った画像データＤＩＮに応答してソースドライバＩＣ３の左半分に位置するソース出力１５に接続されるソース線８を駆動し、ソース駆動回路１４Ｒは、メモリ部１３Ｒから受け取った画像データＤＩＮに応答してソースドライバＩＣ３の右半分に位置するソース出力１５に接続されるソース線８を駆動する。
【0020】
内蔵レギュレータ２０は、インターフェース１１、論理制御部１２、メモリ部１３Ｌ、１３Ｒに電源電圧ＶＤＤを供給する。本発明のレギュレータ回路は、内蔵レギュレータ２０としてソースドライバＩＣ３に集積化されている。
【0021】
図４は、第１の実施形態における内蔵レギュレータ２０の構成を示すブロック図である。内蔵レギュレータ２０は、基準電圧生成回路２１とレギュレータアンプ２２とを備えている。基準電圧生成回路２１は、基準電圧ＶＲＥＦを生成してレギュレータアンプ２２に供給する。基準電圧生成回路２１は、制御信号ＳＲＥＧ＿ＣＴＲＬに応答して基準電圧ＶＲＥＦの生成を開始するように構成されている。詳細には、内蔵レギュレータ２０の起動時に制御信号ＳＲＥＧ＿ＣＴＲＬがアサートされると、基準電圧生成回路２１は、制御信号ＳＲＥＧ＿ＣＴＲＬのアサートに応答して基準電圧ＶＲＥＦの出力を開始する。
【0022】
レギュレータアンプ２２は、基準電圧ＶＲＥＦから電源電圧ＶＤＤを生成する。レギュレータアンプ２２は、電圧フォロアとして構成されており、電源電圧ＶＤＤが基準電圧ＶＲＥＦに一致するように動作する。
【0023】
図５は、本実施形態におけるレギュレータアンプ２２の回路構成を示す回路図である。レギュレータアンプ２２は、入力段３１と、中間段３２と、出力段３３と、電流経路部３４と、基準電圧ＶＲＥＦが入力される入力ノードＩＮと、電源電圧ＶＤＤを出力する出力ノードＯＵＴとを備えている。
【0024】
出力段３３は、ＰＭＯＳトランジスタＭＰ１０と、定電流源Ｉ１３とを備えている。ＰＭＯＳトランジスタＭＰ１０は、正側電源線３５に接続されたソースと、出力ノードＯＵＴに接続されたドレインとを有しており、出力ノードＯＵＴをプルアップする出力トランジスタとして動作する。ここで、正側電源線３５は、外部電源電圧ＶＩＯＶＣＣ（ソースドライバＩＣ３の外部から供給される電源電圧）が供給される電源線である。定電流源Ｉ１３は、出力ノードＯＵＴと負側電源線３６の間に接続されており、負荷として動作する。ここで、負側電源線３６は、接地電位ＶＳＳに固定される電源線である。定電流源Ｉ１３は、ＰＭＯＳトランジスタＭＰ１０のドレインから一定の電流を引き出すように動作する。
【0025】
入力段３１と中間段３２は、入力ノードＩＮと出力ノードＯＵＴの電位差を低減させるようにＰＭＯＳトランジスタＭＰ１０のゲートを駆動する差動回路部を構成している。
【0026】
より具体的には、入力段３１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、定電流源Ｉ１１と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２とを備えている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、差動トランジスタ対を構成しており、それらのソースはノードＮ１１に共通に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートは、入力ノードＩＮに接続され、ＰＭＯＳトランジスタＭＰ１２のゲートは、出力ノードＯＵＴに接続されている。定電流源Ｉ１１は、正側電源線３５とノードＮ１１の間に接続され、ノードＮ１１に一定の電流を供給するように動作する。
【0027】
ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２から構成される差動トランジスタ対の負荷として動作するカレントミラーを構成している。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソースは負側電源線３６に共通に接続され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のドレインは、それぞれ、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートは、ＮＭＯＳトランジスタＭＮ１１のドレインに共通に接続されている。
【0028】
このような構成の入力段３１では、ＮＭＯＳトランジスタＭＮ１２のドレインに接続されたノードＮ１２に、入力ノードＩＮと出力ノードＯＵＴの電位差に応答した電位が生成される。
【0029】
中間段３２は、定電流源Ｉ１２とＮＭＯＳトランジスタＭＮ１３とを備えている。定電流源Ｉ１２は、ノードＮ２１に一定の電流を供給するように動作する。ＮＭＯＳトランジスタＭＮ１３は、ソースが負側電源線３６に接続され、ドレインがノードＮ２１に接続され、ゲートが入力段３１のノードＮ１２に接続されている。ノードＮ２１は、出力段３３のＰＭＯＳトランジスタＭＰ１０のゲートに接続されている。このような構成の中間段３２は、入力段３１のノードＮ１２（即ち、ＮＭＯＳトランジスタＭＮ１２のドレイン）の電位、即ち、入力ノードＩＮと出力ノードＯＵＴの電位差に応答して出力段３３のＰＭＯＳトランジスタＭＰ１０のゲートを駆動する。
【0030】
電流経路部３４は、正側電源線３５から出力段３３のＰＭＯＳトランジスタＭＰ１０のゲートに電流を流す電流経路を提供する回路部である。本実施形態では、電流経路部３４は、正側電源線３５とＰＭＯＳトランジスタＭＰ１０のゲートの間に、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに向かう方向に順方向電流を流すように接続されたダイオード素子Ｄ１１を備えている。
【0031】
電流経路部３４は、内蔵レギュレータ２０の起動時のインラッシュカレントを低減するために設けられる。内蔵レギュレータ２０の電流駆動能力を向上させるためには、レギュレータアンプ２２の出力トランジスタとして動作するＰＭＯＳトランジスタＭＰ１０のオン抵抗を低減させればよい。しかしながら、ＰＭＯＳトランジスタＭＰ１０のオン抵抗を低減すると、内蔵レギュレータ２０のインラッシュカレントの増大を招き得る。本実施形態では、内蔵レギュレータ２０の起動時に電流経路部３４によってＰＭＯＳトランジスタＭＰ１０のゲートに電流が供給され、ＰＭＯＳトランジスタＭＰ１０のゲートの電位の急激な低下が抑制される。これにより、内蔵レギュレータ２０の起動時にＰＭＯＳトランジスタＭＰ１０を介して正側電源線３５から出力ノードＯＵＴに流れる電流、即ち、インラッシュカレントが抑制される。
【0032】
以下では、第１の実施形態の内蔵レギュレータ２０の動作、特に、内蔵レギュレータ２０の起動時のレギュレータアンプ２２の電流経路部３４の動作について説明する。ここで、内蔵レギュレータ２０の起動の直前において、レギュレータアンプ２２の入力ノードＩＮ、出力ノードＯＵＴ及び正側電源線３５が、いずれも、接地電位ＶＳＳであるとする。これは、ソースドライバＩＣ３の電源がオフされている状態に相当する。この時点では、ＰＭＯＳトランジスタＭＰ１０のゲートの電位は、接地電位ＶＳＳである。
【0033】
内蔵レギュレータ２０の起動は、正側電源線３５に電源電圧ＶＩＯＶＣＣを供給すると共に、制御信号ＳＲＥＧ＿ＣＴＲＬをアサートすることによって行われる。制御信号ＳＲＥＧ＿ＣＴＲＬがアサートされると、基準電圧生成回路２１からレギュレータアンプ２２の入力ノードＩＮに、所定の基準電圧ＶＲＥＦが供給される。
【0034】
内蔵レギュレータ２０の起動が開始された時点においては、ＰＭＯＳトランジスタＭＰ１０のゲートの電位は接地電位ＶＳＳである。このため、ＰＭＯＳトランジスタＭＰ１０が深いオン状態になり、インラッシュカレントがＰＭＯＳトランジスタＭＰ１０を介して正側電源線３５から出力ノードＯＵＴに流れる。
【0035】
このとき、本実施形態では、電流経路部３４の動作によってインラッシュカレントが抑制される。詳細には、正側電源線３５の電位の上昇によりダイオード素子Ｄ１１がオン状態になり、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに電流が流れる。これにより、ＰＭＯＳトランジスタＭＰ１０のゲートの電位が速やかに上昇し、ＰＭＯＳトランジスタＭＰ１０を流れる電流、即ち、インラッシュカレントが抑制される。
【0036】
図７、図８は、本実施形態のレギュレータアンプ２２の構成と、本実施形態のレギュレータアンプ２２から電流経路部３４を除去した構成のレギュレータアンプ１２２（図６参照）の動作特性を示すグラフである。ここで、図７は、ＰＭＯＳトランジスタＭＰ１０のゲートの電位の変化を示すグラフであり、図８は、インラッシュカレントを示すグラフである。
【0037】
図７に図示されているように、電流経路部３４を除去した構成のレギュレータアンプ１２２では、内蔵レギュレータ２０の起動が開始されたときのＰＭＯＳトランジスタＭＰ１０のゲートの電位の上昇は遅く、図８に図示されているように、大きなインラッシュカレントが流れる。一方、本実施形態では、電流経路部３４（即ち、ダイオード素子Ｄ１１）を介して正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに電流が流れることにより、ＰＭＯＳトランジスタＭＰ１０のゲートの電位が速やかに上昇する。このため、インラッシュカレントが抑制される。
【0038】
なお、図５では、電流経路部３４がダイオード素子Ｄ１１を備えた構成が図示されているが、ダイオード素子Ｄ１１としては、ダイオードとして機能する様々な素子が用いられ得る。ダイオード素子Ｄ１１としては、Ｐ型拡散領域とＮ型拡散領域とが接合されたダイオードが用いられてもよい。また、図９に図示されているように、ダイオード素子Ｄ１１として、ダイオード接続されたＰＭＯＳトランジスタＭＰ１３が用いられてもよい。ＰＭＯＳトランジスタＭＰ１３は、ソースが正側電源線３５に接続され、ゲート及びドレインが、ＰＭＯＳトランジスタＭＰ１０のゲートに共通に接続されている。
【0039】
また、正側電源線３５から出力段３３のＰＭＯＳトランジスタＭＰ１０のゲートに電流を流す電流経路を提供する電流経路部３４の構成は、様々に変更され得る。例えば、図１０に図示されているように、定電流源として構成された電流経路部３４Ａが用いられ得る。電流経路部３４Ａは、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５と、抵抗素子Ｒ１１を備えている。ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５は、カレントミラーを構成している。ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５は、ソースが正側電源線３５に共通に接続され、ゲートがＰＭＯＳトランジスタＭＰ１４のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ１４のドレインは、抵抗素子Ｒ１１を介して負側電源線３６に接続され、ＰＭＯＳトランジスタＭＰ１５のドレインは、ＰＭＯＳトランジスタＭＰ１０のゲートに接続されている。
【0040】
このような構成の電流経路部３４Ａは、一定の電流をＰＭＯＳトランジスタＭＰ１０のゲートに供給する機能を有しており、上述の電流経路部３４と同様に、内蔵レギュレータ２０の起動時にＰＭＯＳトランジスタＭＰ１０のゲートの電位を速やかに上昇させる。よって、図１０に図示された構成の電流経路部３４Ａを使用しても、内蔵レギュレータ２０の起動時のインラッシュカレントを抑制することができる。
【0041】
（第２の実施形態）図１１Ａは、本発明の第２の実施形態における内蔵レギュレータ２０Ａの構成を示すブロック図である。第２の実施形態の内蔵レギュレータ２０Ａは、第１の実施形態の内蔵レギュレータ２０と同様に、液晶表示装置１において液晶表示パネル２を駆動するソースドライバＩＣ３に集積化される。第２の実施形態の内蔵レギュレータ２０Ａは、基準電圧生成回路２１とレギュレータアンプ２２Ａと論理回路ブロック２３とを備えている。
【0042】
基準電圧生成回路２１は、基準電圧ＶＲＥＦを生成してレギュレータアンプ２２に供給する。基準電圧生成回路２１は、論理回路ブロック２３から受け取った制御信号ＳＲＥＦ＿ＣＴＲＬに応答して基準電圧ＶＲＥＦの生成を開始するように構成されている。詳細には、内蔵レギュレータ２０Ａの起動時に制御信号ＳＲＥＦ＿ＣＴＲＬがアサートされると、基準電圧生成回路２１は、制御信号ＳＲＥＦ＿ＣＴＲＬのアサートに応答して基準電圧ＶＲＥＦの出力を開始する。
【0043】
レギュレータアンプ２２Ａは、基準電圧ＶＲＥＦから電源電圧ＶＤＤを生成する。レギュレータアンプ２２は、電圧フォロアとして構成されており、電源電圧ＶＤＤが基準電圧ＶＲＥＦに一致するように動作する。第２の実施形態で用いられるレギュレータアンプ２２Ａは、第１の実施形態で用いられるレギュレータアンプ２２と同様に、電流経路部の動作によって内蔵レギュレータ２０Ａの起動時のインラッシュカレントを低減するように構成されている。ただし、第２の実施形態で用いられるレギュレータアンプ２２Ａは、論理回路ブロック２３から受け取った制御信号ＳＡＭＰ＿ＣＴＲＬに応答して電流経路部を動作させ、又は、動作を停止する機能を有している。
【0044】
論理回路ブロック２３は、内蔵レギュレータ２０Ａの起動を制御する制御信号ＳＲＥＧ＿ＣＴＲＬに応答して、基準電圧生成回路２１を制御する制御信号ＳＲＥＦ＿ＣＴＲＬとレギュレータアンプ２２を制御する制御信号ＳＡＭＰ＿ＣＴＲＬとを生成する。
【0045】
図１２は、第２の実施形態におけるレギュレータアンプ２２Ａの構成を示す回路図である。第２の実施形態で用いられるレギュレータアンプ２２Ａは、第１の実施形態で用いられるレギュレータアンプ２２と類似した構成を有している。ただし、第２の実施形態で用いられるレギュレータアンプ２２Ａは、第１の実施形態で用いられるレギュレータアンプ２２の電流経路部３４と構成が異なる電流経路部３７を備えている点で第１の実施形態で用いられるレギュレータアンプ２２と相違している。
【0046】
第２の実施形態で用いられる電流経路部３７は、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流を遮断可能に構成されている。詳細には、電流経路部３７は、ダイオード素子Ｄ１１とスイッチＳ１１とを備えている。ダイオード素子Ｄ１１とスイッチＳ１１とは、正側電源線３５とＰＭＯＳトランジスタＭＰ１０のゲートの間に直列に接続されている。ここで、ダイオード素子Ｄ１１は、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに向かう方向に順方向電流を流すように接続されている。スイッチＳ１１は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされるとオンされ、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされるとオフされる。
【0047】
図１２では、スイッチＳ１１がダイオード素子Ｄ１１のカソードとＰＭＯＳトランジスタＭＰ１０のゲートの間に接続されている構成が図示されているが、スイッチＳ１１は、正側電源線３５とダイオード素子Ｄ１１のアノードの間に接続されていてもよい。
【0048】
続いて、第２の実施形態の内蔵レギュレータ２０Ａの動作、特に、内蔵レギュレータ２０Ａの起動時のレギュレータアンプ２２Ａの電流経路部３７の動作について説明する。ここで、内蔵レギュレータ２０Ａの起動の直前において、レギュレータアンプ２２Ａの入力ノードＩＮ、出力ノードＯＵＴ及び正側電源線３５が、いずれも、接地電位ＶＳＳであるとする。これは、ソースドライバＩＣ３の電源がオフされている状態に相当する。この時点では、ＰＭＯＳトランジスタＭＰ１０のゲートの電位は、接地電位ＶＳＳである。また、内蔵レギュレータ２０Ａの起動の直前において、制御信号ＳＲＥＧ＿ＣＴＲＬ、ＳＲＥＦ＿ＣＴＲＬ、ＳＡＭＰ＿ＣＴＲＬがいずれも、ネゲートされているとする。
【0049】
図１１Ｂを参照して、内蔵レギュレータ２０Ａの起動は、正側電源線３５に電源電圧ＶＩＯＶＣＣを供給すると共に、制御信号ＳＲＥＧ＿ＣＴＲＬをアサートすることによって行われる。制御信号ＳＲＥＧ＿ＣＴＲＬがアサートされると、論理回路ブロック２３によって制御信号ＳＲＥＦ＿ＣＴＲＬがアサートされる。制御信号ＳＲＥＦ＿ＣＴＲＬのアサートに応答して、基準電圧生成回路２１からレギュレータアンプ２２Ａの入力ノードＩＮに、所定の基準電圧ＶＲＥＦが供給される。
【0050】
このとき、制御信号ＳＡＭＰ＿ＣＴＲＬも制御信号ＳＲＥＧ＿ＣＴＲＬのアサートに応答してアサートされる。制御信号ＳＡＭＰ＿ＣＴＲＬのアサートに応答して、電流経路部３７のスイッチＳ１１はオンされる。
【0051】
内蔵レギュレータ２０Ａの起動が開始された時点においては、ＰＭＯＳトランジスタＭＰ１０のゲートの電位は接地電位ＶＳＳである。このため、ＰＭＯＳトランジスタＭＰ１０が深いオン状態になり、インラッシュカレントがＰＭＯＳトランジスタＭＰ１０を介して正側電源線３５から出力ノードＯＵＴに流れる。
【0052】
このとき、電流経路部３７のスイッチＳ１１は制御信号ＳＡＭＰ＿ＣＴＲＬのアサートに応答してオンされているので、電流経路部３７のスイッチＳ１１及びダイオード素子Ｄ１１を介して正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに電流が流れる。これにより、ＰＭＯＳトランジスタＭＰ１０のゲートの電位が速やかに上昇し、インラッシュカレントが抑制される。
【0053】
図１１Ｂに図示されているように、所定の時間だけ制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされた後、論理回路ブロック２３は、制御信号ＳＡＭＰ＿ＣＴＲＬをネゲートする。制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、スイッチＳ１１はオフされ、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流が遮断される。
【0054】
このような動作は、通常動作時におけるレギュレータアンプ２２Ａの消費電力を低減すると共に電流駆動能力を増大するためである。第１の実施形態の電流経路部３４の構成では、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに常時に電流が流れることがある（ただし、この場合でも、ＮＭＯＳトランジスタＭＮ１３がＰＭＯＳトランジスタＭＰ１０のゲートから負側電源線３６に電流を引き出すので、ＰＭＯＳトランジスタＭＰ１０のゲートは適正な電位に保たれる）。しかしながら、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに常時に電流が流れると、消費電力が増大してしまう。加えて、ＰＭＯＳトランジスタＭＰ１０のゲートの電位のプルダウンが妨げられ、ＰＭＯＳトランジスタＭＰ１０の実効的な駆動能力が低下し、レギュレータアンプ２２Ａから出力ノードＯＵＴの電位が何らかの原因（例えば、出力ノードＯＵＴに接続された負荷を流れる電流の増大）で低下したときに、出力ノードＯＵＴの電位を基準電圧ＶＲＥＦに復帰させるために要する時間が長くなる。このような問題は、内蔵レギュレータ２０Ａの起動が開始された後、所定の時間が経過したときに正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流を遮断することによって解消できる。本実施形態では、内蔵レギュレータ２０Ａの起動が開始された後、所定の時間が経過した後で電流経路部３７のスイッチＳ１１をオフすることにより、通常動作時におけるレギュレータアンプ２２Ａの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0055】
なお、図１２では、電流経路部３７がダイオード素子Ｄ１１を備えた構成が図示されているが、ダイオード素子Ｄ１１としては、ダイオードとして機能する様々な素子が用いられ得る。ダイオード素子Ｄ１１としては、Ｐ型拡散領域とＮ型拡散領域とが接合されたダイオードが用いられてもよい。
【0056】
また、図１３Ａ〜図１３Ｃに図示されているように、ダイオード素子Ｄ１１として、ダイオード接続されたＰＭＯＳトランジスタＭＰ１３が用いられてもよい。ダイオード接続されたＰＭＯＳトランジスタＭＰ１３とスイッチＳ１１とは、正側電源線３５とＰＭＯＳトランジスタＭＰ１０のゲートの間に直列に接続される。ここで、図１３Ａに図示されているように、スイッチＳ１１は、正側電源線３５とＰＭＯＳトランジスタＭＰ１３のソースの間に接続されていてもよい。また、図１３Ｂ、図１３Ｃに図示されているように、スイッチＳ１１は、ＰＭＯＳトランジスタＭＰ１３のドレインとＰＭＯＳトランジスタＭＰ１０のゲートの間に接続されていてもよい。この場合、図１３Ｂに図示されているように、ＰＭＯＳトランジスタＭＰ１３のゲートは、ＰＭＯＳトランジスタＭＰ１３のドレインに接続されてもよい。また、図１３Ｃに図示されているように、ＰＭＯＳトランジスタＭＰ１３のゲートは、ＰＭＯＳトランジスタＭＰ１０のゲートに接続されてもよい。ＰＭＯＳトランジスタＭＰ１３のゲートがＰＭＯＳトランジスタＭＰ１０のゲートに接続されている場合でも、スイッチＳ１１がオンされれば、ＰＭＯＳトランジスタＭＰ１３はダイオード接続されることになるから、図１３Ｃの構成の電流経路部３７は、図１３Ａ、図１３Ｂの構成の電流経路部３７と同様に動作する。
【0057】
また、図１４に図示されているように、定電流源として構成された電流経路部３７Ａが用いられる場合についても、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流を、制御信号ＳＡＭＰ＿ＣＴＲＬに応じて制御してもよい。図１４のレギュレータアンプ２２Ａの構成では、電流経路部３７Ａが、ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５と、可変抵抗素子Ｒ１１Ａを備えている。ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５は、カレントミラーを構成している。ＰＭＯＳトランジスタＭＰ１４、ＭＰ１５は、ソースが正側電源線３５に共通に接続され、ゲートがＰＭＯＳトランジスタＭＰ１４のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ１４のドレインは、可変抵抗素子Ｒ１１Ａを介して負側電源線３６に接続され、ＰＭＯＳトランジスタＭＰ１５のドレインは、ＰＭＯＳトランジスタＭＰ１０のゲートに接続されている。
【0058】
可変抵抗素子Ｒ１１Ａは、レギュレータアンプ２２Ａのインラッシュカレントと駆動能力の調節のために用いられる。ＭＯＳトランジスタの特性には、プロセス変動によるバラつきが存在する。これは、レギュレータアンプ２２Ａのインラッシュカレントと駆動能力（これらは、ＰＭＯＳトランジスタＭＰ１０の特性に依存する）にバラつきが存在し得ることを意味している。出荷テスト時にレギュレータアンプ２２Ａのインラッシュカレントの大きさを測定し、例えば、トリミング（即ち、前工程が完了した後での配線の切断）によって可変抵抗素子Ｒ１１Ａの特性を調節することで、レギュレータアンプ２２Ａのインラッシュカレントと駆動能力のバランスを最適化することができる。
【0059】
本実施形態では、この可変抵抗素子Ｒ１１Ａが、制御信号ＳＡＭＰ＿ＣＴＲＬに応答して抵抗値を変化させるように構成される。一実施形態では、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされると、可変抵抗素子Ｒ１１Ａが所定の抵抗値Ｒ１に設定され、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、可変抵抗素子Ｒ１１Ａの抵抗値が無限大に設定される。ここで、可変抵抗素子Ｒ１１Ａの抵抗値が無限大であることは、可変抵抗素子Ｒ１１Ａが、ＰＭＯＳトランジスタＭＰ１４のドレインと負側電源線３６とを電気的に遮断することを意味している。
【0060】
この場合でも、内蔵レギュレータ２０Ａのインラッシュカレントが抑制され、更に、通常動作時におけるレギュレータアンプ２２Ａの消費電力を低減すると共に電流駆動能力を増大させることができる。内蔵レギュレータ２０Ａの起動が開始され、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされると、可変抵抗素子Ｒ１１Ａが所定の抵抗値Ｒ１に設定され、電流経路部３７ＡにおいてＰＭＯＳトランジスタＭＰ１４及び可変抵抗素子Ｒ１１Ａを介して正側電源線３５から負側電源線３６に電流が流れる。このとき、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに、ＰＭＯＳトランジスタＭＰ１５を介して、ＰＭＯＳトランジスタＭＰ１４を流れる上記電流に対応する定電流が流れる。これにより、内蔵レギュレータ２０Ａの起動時にＰＭＯＳトランジスタＭＰ１０のゲートの電位が速やかに上昇され、インラッシュカレントが抑制される。
【0061】
一方、内蔵レギュレータ２０Ａの起動の開始の後、所定時間が経過して制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、ＰＭＯＳトランジスタＭＰ１４及び可変抵抗素子Ｒ１１Ａを介して正側電源線３５から負側電源線３６に流れる電流が遮断される。この結果、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流も遮断される。したがって、図１４の構成でも、内蔵レギュレータ２０Ａの起動が開始された後、所定の時間が経過すると、正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流が遮断され、通常動作時におけるレギュレータアンプ２２Ａの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0062】
なお、図１４の構成が採用される場合、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに可変抵抗素子Ｒ１１Ａが所定の抵抗値Ｒ１に設定され、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときに可変抵抗素子Ｒ１１Ａが所定の抵抗値Ｒ２に設定されてもよい。ここで、抵抗値Ｒ２は、抵抗値Ｒ１よりも大きい。この場合、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときにＰＭＯＳトランジスタＭＰ１４及び可変抵抗素子Ｒ１１Ａを介して正側電源線３５から負側電源線３６に流れる電流は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに比べて小さくなる。言い換えれば、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときに正側電源線３５からＰＭＯＳトランジスタＭＰ１０のゲートに流れる電流は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに比べて小さくなる。このような動作でも、通常動作時におけるレギュレータアンプ２２Ａの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0063】
なお、上記の実施形態で提示されているレギュレータアンプ２２、２２Ａの構成において、各ＭＯＳトランジスタの導電型が反転されてもよい。図１５、図１６Ａ〜図１６Ｃは、それぞれ、図１２、図１３Ａ〜図１３Ｃのレギュレータアンプ２２Ａの各ＭＯＳトランジスタの導電型を反転したレギュレータアンプ２２Ｂの構成を示す回路図である。レギュレータアンプ２２Ｂは、図１１の構成の内蔵レギュレータ２０Ａにおいて、レギュレータアンプ２２Ａの代わりに使用され得る。
【0064】
図１５のレギュレータアンプ２２Ｂは、入力段４１と、中間段４２と、出力段４３と、電流経路部４４と、基準電圧ＶＲＥＦが入力される入力ノードＩＮと、電源電圧ＶＤＤを出力する出力ノードＯＵＴとを備えている。
【0065】
出力段４３は、ＮＭＯＳトランジスタＭＮ１０と、定電流源Ｉ２３とを備えている。ＮＭＯＳトランジスタＭＮ１０は、負側電源線４６に接続されたソースと、出力ノードＯＵＴに接続されたドレインとを有しており、出力ノードＯＵＴをプルダウンする出力トランジスタとして動作する。ここで、負側電源線４６は、接地電位ＶＳＳに固定される電源線である。定電流源Ｉ２３は、出力ノードＯＵＴと正側電源線４５の間に接続されており、負荷として動作する。ここで、正側電源線４５は、外部電源電圧ＶＩＯＶＣＣ（ソースドライバＩＣ３の外部から供給される電源電圧）が供給される電源線である。定電流源Ｉ２３は、ＮＭＯＳトランジスタＭＮ１０のドレインに一定の電流を供給するように動作する。
【0066】
入力段４１と中間段４２は、入力ノードＩＮと出力ノードＯＵＴの電位差を低減させるようにＮＭＯＳトランジスタＭＮ１０のゲートを駆動する差動回路部を構成している。
【0067】
より具体的には、入力段４１は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２と、定電流源Ｉ２１と、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２とを備えている。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、差動トランジスタ対を構成しており、それらのソースはノードＮ３１に共通に接続されている。ＮＭＯＳトランジスタＭＮ２１のゲートは、入力ノードＩＮに接続され、ＮＭＯＳトランジスタＭＮ２２のゲートは、出力ノードＯＵＴに接続されている。定電流源Ｉ２１は、ノードＮ３１と負側電源線４６の間に接続され、ノードＮ３１から一定の電流を引き出すように動作する。
【0068】
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２から構成される差動トランジスタ対の負荷として動作するカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のソースは正側電源線４５に共通に接続され、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートは、ＰＭＯＳトランジスタＭＰ２１のドレインに共通に接続されている。
【0069】
このような構成の入力段４１では、ＰＭＯＳトランジスタＭＰ２２のドレインに接続されたノードＮ３２に、入力ノードＩＮと出力ノードＯＵＴの電位差に応答した電位が生成される。
【0070】
中間段４２は、定電流源Ｉ２２とＰＭＯＳトランジスタＭＰ２３とを備えている。定電流源Ｉ２２は、ノードＮ４１から一定の電流を引き出すように動作する。ＰＭＯＳトランジスタＭＰ２３は、ソースが正側電源線４５に接続され、ドレインがノードＮ４１に接続され、ゲートが入力段４１のノードＮ３２に接続されている。ノードＮ４１は、出力段４３のＮＭＯＳトランジスタＭＮ１０のゲートに接続されている。このような構成の中間段４２は、入力段４１のノードＮ３２（即ち、ＰＭＯＳトランジスタＭＰ２２のドレイン）の電位、即ち、入力ノードＩＮと出力ノードＯＵＴの電位差に応答して出力段４３のＮＭＯＳトランジスタＭＮ１０のゲートを駆動する。
【0071】
電流経路部４４は、正側電源線３５から出力段３３のＮＭＯＳトランジスタＭＮ１０のゲートに電流を流す電流経路を提供する回路部である。ただし、電流経路部４４は、正側電源線３５からＮＭＯＳトランジスタＭＮ１０のゲートに流れる電流を遮断可能に構成されている。図１５の構成では、電流経路部４４は、ＮＭＯＳトランジスタＭＮ１０のゲートと正側電源線３５との間に直列に接続されたダイオード素子Ｄ２１とスイッチＳ２１とを備えている。ダイオード素子Ｄ２１は、ＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に向かう方向に順方向電流を流すように接続されている。スイッチＳ２１は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされるとオンされ、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされるとオフされる。
【0072】
図１５では、スイッチＳ２１がダイオード素子Ｄ２１のカソードと負側電源線４６の間に接続されている構成が図示されているが、スイッチＳ２１は、ＮＭＯＳトランジスタＭＮ１０のゲートとダイオード素子Ｄ２１のアノードの間に接続されていてもよい。
【0073】
ダイオード素子Ｄ２１としては、ダイオードとして機能する様々な素子が用いられ得る。ダイオード素子Ｄ２１としては、Ｐ型拡散領域とＮ型拡散領域とが接合されたダイオードが用いられてもよい。
【0074】
また、図１６Ａ〜図１６Ｃに図示されているように、ダイオード素子Ｄ２１として、ダイオード接続されたＮＭＯＳトランジスタＭＮ２３が用いられてもよい。ダイオード接続されたＮＭＯＳトランジスタＭＮ２３とスイッチＳ２１とは、ＮＭＯＳトランジスタＭＮ１０のゲートと負側電源線４６との間に直列に接続される。ここで、図１６Ａに図示されているように、スイッチＳ２１は、ＮＭＯＳトランジスタＭＮ２３のソースと負側電源線４６の間に接続されていてもよい。また、図１６Ｂ、図１６Ｃに図示されているように、スイッチＳ２１は、ＮＭＯＳトランジスタＭＮ１０のゲートとＮＭＯＳトランジスタＭＮ２３のドレインとの間に接続されていてもよい。この場合、図１６Ｂに図示されているように、ＮＭＯＳトランジスタＭＮ２３のゲートは、ＮＭＯＳトランジスタＭＮ２３のドレインに接続されてもよい。また、図１６Ｃに図示されているように、ＮＭＯＳトランジスタＭＮ２３のゲートは、ＮＭＯＳトランジスタＭＮ１０のゲートに接続されてもよい。ＮＭＯＳトランジスタＭＮ２３のゲートがＮＭＯＳトランジスタＭＮ１０のゲートに接続されている場合でもスイッチＳ２１がオンされればＮＭＯＳトランジスタＭＮ２３はダイオード接続されることになるから、図１６Ｃの構成の電流経路部４４は、図１６Ａ、図１６Ｂの構成の電流経路部４４と同様に動作する。
【0075】
図１５、図１６Ａ〜図１６Ｃのレギュレータアンプ２２Ｂを備える内蔵レギュレータの動作は、実質的には、上述された第２の実施形態の内蔵レギュレータ２０Ａの動作と同じである。図１５、図１６Ａ〜図１６Ｃのレギュレータアンプ２２Ｂを備える内蔵レギュレータは、下記のように動作する。
【0076】
制御信号ＳＲＥＧ＿ＣＴＲＬがアサートされると（すなわち、内蔵レギュレータの起動が開始されると）、論理回路ブロック２３によって制御信号ＳＲＥＦ＿ＣＴＲＬがアサートされる。制御信号ＳＲＥＦ＿ＣＴＲＬのアサートに応答して、基準電圧生成回路２１からレギュレータアンプ２２Ｂの入力ノードＩＮに、所定の基準電圧ＶＲＥＦが供給される。このとき、制御信号ＳＡＭＰ＿ＣＴＲＬも制御信号ＳＲＥＧ＿ＣＴＲＬのアサートに応答してアサートされる。制御信号ＳＡＭＰ＿ＣＴＲＬのアサートに応答して、電流経路部４４のスイッチＳ２１はオンされる。
【0077】
内蔵レギュレータの起動が開始された時点においては、レギュレータアンプ２２Ａの出力ノードＯＵＴは接地電位ＶＳＳであり、入力ノードＩＮに基準電圧ＶＲＥＦが供給されることにより、入力ノードＩＮと出力ノードＯＵＴの間に電位差が生じる。レギュレータアンプ２２Ｂの入力段４１、中間段４２は、入力ノードＩＮと出力ノードＯＵＴの電位差を低減するようにＮＭＯＳトランジスタＭＮ１０のゲートを駆動する。より具体的には、出力ノードＯＵＴに接続されたＮＭＯＳトランジスタＭＮ２２が深いオン状態になってノードＮ３２がプルダウンされる。これにより、ノードＮ３２にゲートが接続されたＰＭＯＳトランジスタＭＰ２３が深いオン状態になり、ノードＮ３２、即ち、ＮＭＯＳトランジスタＭＮ１０のゲートの電位がプルアップされる。ＮＭＯＳトランジスタＭＮ１０のゲートの電位のプルアップが過度に急速に行われると、インラッシュカレントが増大してしまう。
【0078】
このとき、電流経路部４４のスイッチＳ２１は制御信号ＳＡＭＰ＿ＣＴＲＬのアサートに応答してオンされているので、電流経路部４４のスイッチＳ２１及びダイオード素子Ｄ２１を介してＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に電流が流れる。これにより、ＮＭＯＳトランジスタＭＮ１０のゲートの電位の上昇が抑制され、インラッシュカレントが抑制される。
【0079】
内蔵レギュレータの起動が開始された後、所定の時間が経過すると論理回路ブロック２３は、制御信号ＳＡＭＰ＿ＣＴＲＬをネゲートする。制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、スイッチＳ２１はオフされ、ＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に流れる電流が遮断される。これにより、通常動作時におけるレギュレータアンプ２２Ｂの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0080】
なお、図１５、図１６Ａ〜図１６Ｃの構成において、スイッチＳ２１は設けられなくてもよい。この場合には、通常動作時におけるレギュレータアンプ２２Ｂの消費電力の低減及び電流駆動能力の増大の利益は得られないが、インラッシュカレントの抑制の利益は得られる。
【0081】
図１７は、図１４に図示されたレギュレータアンプ２２Ａの各ＭＯＳトランジスタの導電型を反転したレギュレータアンプ２２Ｂの構成を示す回路図である。図１７に図示された構成では、定電流源として構成された電流経路部４４Ａが用いられる。電流経路部４４Ａは、ＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に流れる電流を、制御信号ＳＡＭＰ＿ＣＴＲＬに応じて制御するように構成されている。
【0082】
図１７のレギュレータアンプ２２Ｂの構成では、電流経路部４４Ａが、ＮＭＯＳトランジスタＭＮ２４、ＭＮ２５と、可変抵抗素子Ｒ２１Ａを備えている。ＮＭＯＳトランジスタＭＮ２４、ＭＮ２５は、カレントミラーを構成している。ＮＭＯＳトランジスタＭＮ２４、ＭＮ２５は、ソースが負側電源線４６に共通に接続され、ゲートがＮＭＯＳトランジスタＭＮ２４のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ２４のドレインは、可変抵抗素子Ｒ１１Ａを介して正側電源線４５に接続され、ＮＭＯＳトランジスタＭＮ２５のドレインは、ＮＭＯＳトランジスタＭＮ１０のゲートに接続されている。
【0083】
可変抵抗素子Ｒ２１Ａは、制御信号ＳＡＭＰ＿ＣＴＲＬに応答して抵抗値を変化させる。一実施形態では、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされると、可変抵抗素子Ｒ２１Ａが所定の抵抗値Ｒ１に設定され、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、可変抵抗素子Ｒ２１Ａの抵抗値が無限大に設定される。ここで、可変抵抗素子Ｒ２１Ａの抵抗値が無限大であることは、可変抵抗素子Ｒ２１Ａが、ＮＭＯＳトランジスタＭＮ２４のドレインと正側電源線４５とを電気的に遮断することを意味している。
【0084】
このような構成でも、内蔵レギュレータのインラッシュカレントが抑制され、更に、通常動作時におけるレギュレータアンプ２２Ｂの消費電力を低減すると共に電流駆動能力を増大させることができる。内蔵レギュレータの起動が開始され、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされると、可変抵抗素子Ｒ２１Ａが所定の抵抗値Ｒ１に設定され、電流経路部４４Ａにおいて、ＮＭＯＳトランジスタＭＮ２４及び可変抵抗素子Ｒ２１Ａを介して正側電源線４５から負側電源線４６に電流が流れる。このとき、ＰＭＯＳトランジスタＭＰ１０のゲートから負側電源線４６に、ＮＭＯＳトランジスタＭＮ２５を介して、ＮＭＯＳトランジスタＭＮ２４を流れる上記電流に対応する定電流が流れる。これにより、ＮＭＯＳトランジスタＭＮ１０のゲートの電位の上昇が抑制され、インラッシュカレントが抑制される。
【0085】
一方、内蔵レギュレータの起動の開始の後、所定時間が経過して制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされると、ＮＭＯＳトランジスタＭＮ２４及び可変抵抗素子Ｒ２１Ａを介して正側電源線４５から負側電源線４６に流れる電流が遮断される。この結果、ＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に流れる電流も遮断される。したがって、図１７の構成でも、内蔵レギュレータの起動が開始された後、所定の時間が経過すると、ＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に流れる電流が遮断され、通常動作時におけるレギュレータアンプ２２Ｂの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0086】
なお、図１７の構成が採用される場合についても、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに可変抵抗素子Ｒ２１Ａが抵抗値Ｒ１に設定され、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときに可変抵抗素子Ｒ２１Ａが所定の抵抗値Ｒ２に設定されてもよい。ここで、抵抗値Ｒ２は、抵抗値Ｒ１よりも大きい。この場合、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときにＮＭＯＳトランジスタＭＮ２４及び可変抵抗素子Ｒ２１Ａを介して正側電源線４５から負側電源線４６に流れる電流は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに比べて小さくなる。言い換えれば、制御信号ＳＡＭＰ＿ＣＴＲＬがネゲートされたときにＮＭＯＳトランジスタＭＮ１０のゲートから負側電源線４６に流れる電流は、制御信号ＳＡＭＰ＿ＣＴＲＬがアサートされたときに比べて小さくなる。このような動作でも、通常動作時におけるレギュレータアンプ２２Ｂの消費電力を低減すると共に電流駆動能力を増大させることができる。
【0087】
なお、図１７において、可変抵抗素子Ｒ２１Ａの代わりに、抵抗値が固定の抵抗素子が設けられてもよい。この場合には、通常動作時におけるレギュレータアンプ２２Ｂの消費電力の低減及び電流駆動能力の増大の利益は得られないが、インラッシュカレントの抑制の利益は得られる。
【0088】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上記には、本発明のレギュレータ回路が、液晶表示パネル２を備える液晶表示装置１のソースドライバＩＣ３に適用された実施形態が図示されているが、本発明のレギュレータ回路は、一般に、様々な半導体集積回路に適用され得る。また、本発明のレギュレータ回路は、他の表示パネル（例えば、プラズマディスプレイパネル）を備える表示装置において、該表示パネルを駆動する表示パネルドライバに搭載され得る。
【符号の説明】
【0089】
１ ：液晶表示装置２ ：液晶表示パネル
３ ：ソースドライバＩＣ
４ ：演算装置
５ ：表示領域
６ ：ＧＩＰ回路
７ ：ゲート線
８ ：ソース線
９ ：副画素
９ｂ ：画素電極
１０ ：対向電極
１１ ：インターフェース
１２ ：論理制御部
１３Ｌ、１３Ｒ：メモリ部
１４Ｌ、１４Ｒ：ソース駆動回路
１５ ：ソース出力
２０、２０Ａ：内蔵レギュレータ
２１ ：基準電圧生成回路
２２、２２Ａ、２２Ｂ：レギュレータアンプ
２３ ：論理回路ブロック
３１ ：入力段
３２ ：中間段
３３ ：出力段
３４、３４Ａ：電流経路部
３５：正側電源線
３６：負側電源線
３７、３７Ａ：電流経路部
４１：入力段
４２：中間段
４３：出力段
４４、４４Ａ：電流経路部
４５：正側電源線
４６：負側電源線
１２２ ：レギュレータアンプ
ＩＮ ：入力ノード
ＯＵＴ ：出力ノード
Ｄ１１、Ｄ２１：ダイオード素子
ＭＮ１０〜ＭＮ１３、ＭＮ２１〜ＭＮ２５：ＮＭＯＳトランジスタ
ＭＰ１０〜ＭＰ１５、ＭＰ２１〜ＭＰ２３：ＰＭＯＳトランジスタ
Ｒ１１、 ：抵抗素子
Ｒ１１Ａ、Ｒ２１Ａ：可変抵抗素子
Ｓ１１、Ｓ２１：スイッチ