特開 2015-19036 積層セラミックキャパシタ及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-19036(P2015-19036A)

(43)【公開日】2015年1月29日

(54)【発明の名称】積層セラミックキャパシタ及びその実装基板

(51)【国際特許分類】

   H01G 4/232 20060101AFI20141226BHJP

   H01G 4/30 20060101ALI20141226BHJP

【ＦＩ】

   H01G4/12 352

   H01G4/30 301C

   H01G4/30 301D

【審査請求】有

【請求項の数】17

【出願形態】ＯＬ

【全頁数】15

(21)【出願番号】特願2013-211728(P2013-211728)

(22)【出願日】2013年10月9日

(31)【優先権主張番号】10-2013-0081443

(32)【優先日】2013年7月11日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100088605

【弁理士】

【氏名又は名称】加藤 公延

(74)【代理人】

【識別番号】100166420

【弁理士】

【氏名又は名称】福川 晋矢

(72)【発明者】

【氏名】パク・ミン・チョル

(72)【発明者】

【氏名】パク・フン・キル

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC02

5E001AC04

5E082AB03

5E082EE17

(57)【要約】

【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【解決手段】本発明は、複数の誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体内に形成され、第１の側面に露出したリードを有する第１の内部電極と第２の端面に露出した第２の内部電極とを含むキャパシタ部と、上記セラミック本体内に形成された少なくとも１つの極性の第１から第３の内部連結導体と、上記セラミック本体の外側に形成され、上記第１、第２の内部電極及び第１から第３の内部連結導体と電気的に連結された第１から第４の外部電極と、を含み、上記第１、第２の内部連結導体と第３の内部連結導体は並列連結され、上記第１から第３の内部連結導体と上記キャパシタ部は直列連結されることを特徴とする積層セラミックキャパシタを提供する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体と、
前記セラミック本体内に形成され、第１の側面に露出したリードを有する第１の内部電極と第２の端面に露出した第２の内部電極とを含むキャパシタ部と、
前記セラミック本体内に形成された少なくとも１つの極性の第１から第３の内部連結導体と、
前記セラミック本体の外側に形成され、前記第１、第２の内部電極及び第１から第３の内部連結導体と電気的に連結された第１から第４の外部電極と、
を含み、
前記第１、第２の内部連結導体と第３の内部連結導体は並列連結され、前記第１から第３の内部連結導体と前記キャパシタ部は直列連結される、積層セラミックキャパシタ。

【請求項2】

前記第１及び第２の外部電極は前記セラミック本体の対向する第１及び第２の端面に配置され、前記第３及び第４の外部電極は前記セラミック本体の対向する第１及び第２の側面に配置される、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記第１及び第２の内部連結導体は非磁性体物質を含む、請求項１に記載の積層セラミックキャパシタ。

【請求項4】

前記第１の内部連結導体は第１の端面及び第２の側面に露出する、請求項１に記載の積層セラミックキャパシタ。

【請求項5】

前記第２の内部連結導体は第１及び第２の側面に露出する、請求項１に記載の積層セラミックキャパシタ。

【請求項6】

前記第３の内部連結導体は第１の端面及び第１の側面に露出する、請求項１に記載の積層セラミックキャパシタ。

【請求項7】

前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は前記第１から第３の内部連結導体によって調節される、請求項１に記載の積層セラミックキャパシタ。

【請求項8】

前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は低周波領域と比べて高周波領域で増加する、請求項１に記載の積層セラミックキャパシタ。

【請求項9】

複数の誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体と、
前記セラミック本体内に形成され、第２の側面に露出したリードを有する第１の内部電極と第２の端面に露出した第２の内部電極とを含むキャパシタ部と、
前記セラミック本体内に形成された少なくとも１つの極性の第１から第３の内部連結導体と、
前記セラミック本体の外側に形成され、前記第１、第２の内部電極及び第１から第３の内部連結導体と電気的に連結された第１から第４の外部電極と、
を含み、
前記第１の内部連結導体と第２及び第３の内部連結導体は並列連結され、前記第１から第３の内部連結導体と前記キャパシタ部は直列連結される、積層セラミックキャパシタ。

【請求項10】

前記第１及び第２の外部電極は前記セラミック本体の対向する第１及び第２の端面に配置され、前記第３及び第４の外部電極は前記セラミック本体の対向する第１及び第２の側面に配置される、請求項９に記載の積層セラミックキャパシタ。

【請求項11】

前記第１の内部連結導体は非磁性体物質を含む、請求項９に記載の積層セラミックキャパシタ。

【請求項12】

前記第１の内部連結導体は第１の端面及び第２の側面に露出する、請求項９に記載の積層セラミックキャパシタ。

【請求項13】

前記第２の内部連結導体は第１の端面及び第１の側面に露出する、請求項９に記載の積層セラミックキャパシタ。

【請求項14】

前記第３の内部連結導体は第１及び第２の側面に露出する、請求項９に記載の積層セラミックキャパシタ。

【請求項15】

前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は前記第１から第３の内部連結導体によって調節される、請求項９に記載の積層セラミックキャパシタ。

【請求項16】

前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は低周波領域と比べて高周波領域で増加する、請求項９に記載の積層セラミックキャパシタ。

【請求項17】

上部に第１及び第２の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された請求項１から１６のいずれか一項に記載の積層セラミックキャパシタと、
を含む、積層セラミックキャパシタの実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ及びその実装基板に関する。

【背景技術】

【0002】

積層チップ電子部品の１つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の映像機器、コンピューター、スマートフォン及び携帯電話等の様々な電子製品の回路基板に装着されて電気を充電又は放電させる役割をするチップ型のコンデンサーである。

【0003】

このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され実装が容易であるという長所によって、多様な電子装置の部品として用いられることができる。

【0004】

上記積層セラミックキャパシタは、複数の誘電体層の間に相違する極性の内部電極が交互に積層された構造を有することができる。

【0005】

特に、コンピューター等の中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で負荷電流の急激な変化による電圧ノイズが発生するという問題がある。

【0006】

また、電源供給装置の効率が益々重要となっている状況下で、損失を減らすためにより速いスイッチング速度が必要とされている。

【0007】

しかしながら、スイッチング速度が増加すると、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が上昇する等の否定的な相殺現象が生じる可能性がある。

【0008】

また、ＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）を構成するＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ）がスイッチングするとき、配線のインダクタンスと上記ＦＥＴの寄生容量によってリンギング（Ｒｉｎｇｉｎｇ）が発生して高周波ノイズを放射しながら周辺の回路に障害をもたらすという問題がある。

【0009】

即ち、配線のインダクタンスとＦＥＴ等のスイッチ素子が有する静電容量によって共振が起こり、その高周波電力によって電磁波障害がもたらされる。

【0010】

特に、最近のスマートフォン、タブレット（Ｔａｂｌｅｔ）ＰＣ等の小型携帯端末では、電源回路と無線回路、音声回路等のアナログ回路が隣接しているため、通信障害や音質劣化の原因となっている。

【0011】

通常、上記の問題を解決するためにＦＥＴにＣ‐Ｒスナバ（Ｓｎｕｂｂｅｒ）を追加する研究が行われているが、このような方法にはスイッチング時の電力の一部が上記Ｃ‐Ｒスナバ（Ｓｎｕｂｂｅｒ）で消費されてＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）の変換効率が低下するという問題がある。

【0012】

したがって、ＤＣ／ＤＣコンバーター（Ｃｏｎｖｅｒｔｅｒ）の変換効率の低下を防止し且つ上記リンギング（Ｒｉｎｇｉｎｇ）を抑制させてノイズを低減することができる研究が必要とされている。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】日本特開２０１２‐１３８４１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

本発明の目的は、積層セラミックキャパシタ及びその実装基板を提供することである。

【課題を解決するための手段】

【0015】

本発明の一形態は、複数の誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体内に形成され、第１の側面に露出したリードを有する第１の内部電極と第２の端面に露出した第２の内部電極とを含むキャパシタ部と、上記セラミック本体内に形成された少なくとも１つの極性の第１から第３の内部連結導体と、上記セラミック本体の外側に形成され、上記第１、第２の内部電極及び第１から第３の内部連結導体と電気的に連結された第１から第４の外部電極と、を含み、上記第１、第２の内部連結導体と第３の内部連結導体は並列連結され、上記第１から第３の内部連結導体と上記キャパシタ部は直列連結されることを特徴とする積層セラミックキャパシタを提供する。

【0016】

本発明の一実施例において、上記第１及び第２の外部電極は上記セラミック本体の対向する第１及び第２の端面に配置され、上記第３及び第４の外部電極は上記セラミック本体の対向する第１及び第２の側面に配置されることができる。

【0017】

本発明の一実施例において、上記第１及び第２の内部連結導体は非磁性体物質を含むことができる。

【0018】

本発明の一実施例において、上記第１の内部連結導体は第１の端面及び第２の側面に露出することができる。

【0019】

本発明の一実施例において、上記第２の内部連結導体は第１及び第２の側面に露出することができる。

【0020】

本発明の一実施例において、上記第３の内部連結導体は第１の端面及び第１の側面に露出することができる。

【0021】

本発明の一実施例において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１から第３の内部連結導体によって調節されることができる。

【0022】

本発明の一実施例において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は低周波領域と比べて高周波領域で増加することができる。

【0023】

本発明の他の形態は、複数の誘電体層を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体と、上記セラミック本体内に形成され、第２の側面に露出したリードを有する第１の内部電極と第２の端面に露出した第２の内部電極とを含むキャパシタ部と、上記セラミック本体内に形成された少なくとも１つの極性の第１から第３の内部連結導体と、上記セラミック本体の外側に形成され、上記第１、第２の内部電極及び第１から第３の内部連結導体と電気的に連結された第１から第４の外部電極と、を含み、上記第１の内部連結導体と第２及び第３の内部連結導体は並列連結され、上記第１から第３の内部連結導体と上記キャパシタ部は直列連結されることを特徴とする積層セラミックキャパシタを提供する。

【0024】

本発明の一実施例において、上記第１及び第２の外部電極は上記セラミック本体の対向する第１及び第２の端面に配置され、上記第３及び第４の外部電極は上記セラミック本体の対向する第１及び第２の側面に配置されることができる。

【0025】

上記第１の内部連結導体は非磁性体物質を含むことができる。

【0026】

本発明の一実施例において、上記第１の内部連結導体は第１の端面及び第２の側面に露出することができる。

【0027】

本発明の一実施例において、上記第２の内部連結導体は第１の端面及び第１の側面に露出することができる。

【0028】

本発明の一実施例において、上記第３の内部連結導体は第１及び第２の側面に露出することができる。

【0029】

本発明の一実施例において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１から第３の内部連結導体によって調節されることができる。

【0030】

本発明の一実施例において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は低周波領域と比べて高周波領域で増加することができる。

【0031】

本発明のさらに他の実施形態は、上部に第１及び第２の電極パッドを有する回路基板と、上記回路基板上に設置された上記積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。

【発明の効果】

【0032】

本発明によれば、キャパシタに並列連結されたインダクターと抵抗を付加して高周波帯域の抵抗成分を増加させることにより共振を抑制するＤＣ‐ＤＣコンバーター用積層セラミックキャパシタを具現することができる。

【0033】

これにより、従来の構造と比べ、変換効率に影響を与えずに共振を抑制しノイズを低減することができる。

【0034】

また、本発明の一実施形態による積層セラミックキャパシタは、低周波領域ではＥＳＲが小さくて高周波領域ではＥＳＲが増加する特性を有するため、ＤＣ‐ＤＣコンバーターの電力変換に必要なスイッチング電流を消費することなく、高周波領域で増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制することができる。

【0035】

また、上記構造において部品の小型化が可能であるため、より高い電流でも用いることができる効果があり、実装空間と費用を減らすことができる。

【図面の簡単な説明】

【0036】

【図1】本発明の一実施形態による積層セラミックキャパシタの斜視図である。

【図2】図１のＡ‐Ａ’線に沿う断面図である。

【図3】図１に示された積層セラミックキャパシタに使用可能な第１及び第２の内部電極を示す平面図である。

【図4】図３に示された第１及び第２の内部電極と共に使用可能な第１及び第２の内部連結導体を示す平面図である。

【図5】図３に示された第１及び第２の内部電極と共に使用可能な第３の内部連結導体を示す平面図である。

【図6】図１に示された積層セラミックキャパシタの等価回路図である。

【図7】本発明の他の実施形態による積層セラミックキャパシタの斜視図である。

【図8】図７に示された積層セラミックキャパシタに使用可能な第１及び第２の内部電極を示す平面図である。

【図9】図８に示された第１及び第２の内部電極と共に使用可能な第１の内部連結導体を示す平面図である。

【図10】図８に示された第１及び第２の内部電極と共に使用可能な第２及び第３の内部連結導体を示す平面図である。

【図11】図１の積層セラミックキャパシタが回路基板に実装された態様を示した斜視図である。

【図12】図１１の積層セラミックキャパシタ及び回路基板を長さ方向に切断して示した断面図である。

【図13】本発明の実施例と比較例のＥＳＲを比較したグラフである。

【発明を実施するための形態】

【0037】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0038】

本発明の実施例を明確に説明するために、六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同じ概念で用いられることができる。

【0039】

積層セラミックキャパシタ
以下、添付の図面を参照して本発明の実施形態を詳細に説明する。

【0040】

図１は本発明の一実施形態による積層セラミックキャパシタの斜視図であり、図２は図１のＡ‐Ａ’線に沿う断面図である。

【0041】

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体１１０を含むことができる。

【0042】

本実施形態において、上記セラミック本体１１０は、対向する第１の主面５及び第２の主面６と、上記第１の主面及び第２の主面を連結する第１の側面３及び第２の側面４と、第１の端面１及び第２の端面２と、を有することができる。

【0043】

上記セラミック本体１１０の形状は、特に制限されず、図示されているように六面体形状であることができる。

【0044】

上記セラミック本体１１０は複数の誘電体層１１１が積層されることにより形成され、上記セラミック本体１１０の内には複数の第１及び第２の内部電極１２１、１２２が誘電体層１１１を介して互いに分離されて配置されることができる。

【0045】

上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層間の境界は確認できないほどに一体化されている。

【0046】

上記誘電体層１１１は、セラミックパウダー、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーは高誘電率を有する物質であり、特に制限されず、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料等を用いることができる。

【0047】

上記積層セラミックキャパシタ１００は、上記セラミック本体１１０内に形成され、第１の側面３に露出したリード１２１ａを有する第１の内部電極１２１と第２の端面２に露出した第２の内部電極１２２とを含むキャパシタ部を含むことができる。

【0048】

また、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０内に形成された少なくとも１つの極性の第１から第３の内部連結導体１２３、１２４、１２５を含むことができる。

【0049】

上記第１から第３の内部連結導体１２３、１２４、１２５のうち上記第１及び第２の内部連結導体１２３、１２４は、上記積層セラミックキャパシタ１００内で１‐ターン（１‐ｔｕｒｎ）のインダクターＬを形成することができる。

【0050】

上記第１及び第２の内部連結導体１２３、１２４によって形成されるインダクターＬからは１〜５ｎＨ程度のインダクタンスが得られるが、これに必ずしも制限されるものではない。

【0051】

また、上記第１から第３の内部連結導体１２３、１２４、１２５のうち上記第３の内部連結導体１２５は、上記積層セラミックキャパシタ１００内で抵抗Ｒを形成することができる。

【0052】

上記第３の内部連結導体１２５によって形成される抵抗Ｒは、上記第３の内部連結導体１２５の寸法、面積又は積層数に応じて多様な値に制御されることができる。

【0053】

上記抵抗Ｒ値は特に制限されず、例えば、０．１〜１．０Ω程度を形成することができる。

【0054】

上記のように、第１から第３の内部連結導体１２３、１２４、１２５によって形成されることができるインダクターのインダクタンスと抵抗の抵抗値によって有効周波数を調整し、高周波領域で増加する等価直列抵抗（ＥＳＲ）によってリンギング（Ｒｉｎｇｉｎｇ）を抑制することができるため、ノイズを低減することができる。

【0055】

本発明の一実施形態による積層セラミックキャパシタ１００に含まれる上記第１及び第２の内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。

【0056】

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。

【0057】

誘電体層を形成するセラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法等の印刷法により導電性ペーストで内部電極を印刷することができる。

【0058】

内部電極が印刷されたセラミックグリーンシートを交互に積層し焼成してセラミック本体を形成することができる。

【0059】

一方、上記第１及び第２の内部連結導体１２３、１２４は、インダクターＬを形成できる材料であれば特に制限されず、例えば、非磁性体物質を含んで形成されることができる。

【0060】

上記非磁性体物質は、特に制限されず、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタニウム（Ｔｉ）、又はこれらの合金を含むフェライトであることができる。

【0061】

上記第３の内部連結導体１２５は、抵抗Ｒを形成できる材料であれば特に制限されず、例えば、上記第１及び第２の内部電極１２１、１２２と同様に導電性金属を含む導電性ペーストによって形成されることができる。

【0062】

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。

【0063】

また、積層セラミックキャパシタ１００は、上記セラミック本体１１０の外側に形成され、上記第１及び第２の内部電極１２１、１２２と第１から第３の内部連結導体１２３、１２４、１２５を電気的に連結する第１から第４の外部電極１３１、１３２、１３３、１３４を含むことができる。

【0064】

上記第１及び第２の外部電極１３１、１３２は上記セラミック本体１１０の対向する第１及び第２の端面１、２に配置され、第３及び第４の外部電極１３３、１３４は対向する第１及び第２の側面３、４に配置されることができる。

【0065】

本発明の一実施形態によれば、電源ラインとの連結のための外部端子として用いられる第１及び第２の外部電極１３１、１３２を除いた２つの外部電極１３３、１３４はＥＳＲ調整用外部電極として用いられることができる。

【0066】

但し、外部端子として用いられる第１及び第２の外部電極は、所望のＥＳＲ特性に合わせて任意に選択されることができるため、特に制限されるものではない。

【0067】

上記第１から第４の外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストによって形成されることができる。

【0068】

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、又はこれらの合金であることができる。

【0069】

上記導電性ペーストは絶縁性物質をさらに含むことができるが、特に制限されず、例えば、上記絶縁性物質はガラスであることができる。

【0070】

上記第１から第４の外部電極１３１、１３２、１３３、１３４を形成する方法は特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成することもでき、メッキ等の他の方法を用いて形成することもできる。

【0071】

上記積層セラミックキャパシタ１００は全部で４つの外部電極を有する４端子キャパシタであるが、本発明はこれに限定されるものではない。

【0072】

図３は図１に示された積層セラミックキャパシタに使用可能な第１及び第２の内部電極を示す平面図であり、図４は図３に示された第１及び第２の内部電極と共に使用可能な第１及び第２の内部連結導体を示す平面図であり、図５は図３に示された第１及び第２の内部電極と共に使用可能な第３の内部連結導体を示す平面図である。

【0073】

以下、本発明の一実施形態による積層セラミックキャパシタ１００の構成のうち第１、第２の内部電極１２１、１２２、第１から第３の内部連結導体１２３、１２４、１２５及び外部電極１３１、１３２、１３３、１３４について、図２〜図５を参照して詳細に説明する。

【0074】

図２及び図３を参照すると、上記キャパシタ部Ｃは、上記セラミック本体１１０内に形成され、第１の側面３に露出したリード１２１ａを有する第１の内部電極１２１と第２の端面２に露出した第２の内部電極１２２とを含んで静電容量を形成することができる。

【0075】

上記キャパシタ部Ｃは、上記セラミック本体１１０内に特別な制限なしに配置されることができ、目標容量値を具現するために複数個が積層されることができる。

【0076】

上記第１及び第２の内部電極１２１、１２２は、上記第１から第３の内部連結導体１２３、１２４、１２５と共に誘電体層１１１を介して交互に配置されることができる。

【0077】

図３に示された第１及び第２の内部電極１２１、１２２はそれぞれ１つずつであるが、実際に適用される形態では複数であっても良い。

【0078】

図４及び図５を参照すると、上記第１から第３の内部連結導体１２３、１２４、１２５はそれぞれ１つであるが、少なくとも１つの極性の内部連結導体は複数であっても良い。

【0079】

一方、図３、図４及び図５に示された順で積層されることができるが、必要に応じて、多様な順で積層されることもできる。

【0080】

例えば、図２に示されたように第１から第３の内部連結導体１２３、１２４、１２５がキャパシタ部Ｃの間に位置するように配置されることもできる。

【0081】

本発明の一実施例において、上記第１の内部連結導体１２３は第１の端面及び第２の側面に露出することができるが、これに制限されるものではない。

【0082】

また、本発明の一実施例において、上記第２の内部連結導体１２４は第１及び第２の側面に露出することができるが、これに制限されるものではない。

【0083】

また、本発明の一実施例において、上記第３の内部連結導体１２５は第１の端面及び第１の側面に露出することができるが、これに制限されるものではない。

【0084】

本発明の一実施例において、上記第１の内部連結導体１２３は、第１の端面１及び第２の側面４に露出し、第４の外部電極１３４を介して上記第２の内部連結導体１２４と連結されることができるが、これに制限されるものではない。

【0085】

本発明の一実施例において、上記第１及び第２の内部連結導体１２３、１２４は、上記第３の内部連結導体１２５と並列連結されることができる。

【0086】

本発明の一実施例において、上記第１及び第２の内部連結導体１２３、１２４はインダクターＬを形成することができ、第１の内部連結導体１２３の一端が第１の外部電極１３１と連結され、第２の内部連結導体１２４の一端が第３の外部電極１３３を介して上記第１の内部電極１２１と連結されることができる。

【0087】

また、上記第３の内部連結導体１２５は、一端が第１の外部電極１３１と連結され、他端が第３の外部電極１３３を介して上記第１の内部電極１２１と連結されることができる。

【0088】

図４及び図５に示された上記第１から第３の内部連結導体１２３、１２４、１２５のパターン状は本発明の一実施形態によるものに過ぎず、ＥＳＲを調節するために多様なパターン状を有しても良い。

【0089】

例えば、図３に示された第１及び第２の内部電極１２１、１２２のパターン状と同じであっても良い。

【0090】

本発明の一実施形態によれば、上記第１から第３の内部連結導体１２３、１２４、１２５によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。

【0091】

即ち、後述するように、上記第１、第２の内部連結導体１２３、１２４と第３の内部連結導体１２５は並列連結され、上記第１から第３の内部連結導体１２３、１２４、１２５と上記キャパシタ部Ｃは直列連結されることができる。

【0092】

上記のような連結により、第１から第３の内部連結導体１２３、１２４、１２５によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができる。

【0093】

本発明の一実施形態によれば、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域と比べて高周波領域で増加する特性を有することができる。

【0094】

したがって、低周波領域での等価直列抵抗（ＥＳＲ）が小さいため、ＤＣ‐ＤＣコンバーターの電力変換に必要なスイッチング電流を消費することなく、高周波領域で増加する等価直列抵抗（ＥＳＲ）によってリンギング現象を抑制させてノイズを低減することができる。

【0095】

また、上記積層セラミックキャパシタは、上記キャパシタ部ＣとインダクターＬ及び抵抗Ｒを形成する第１から第３の内部連結導体１２３、１２４、１２５を含むことにより、ＤＣ‐ＤＣコンバーターの変換効率に影響を与えずに共振を抑制しノイズを低減することができる。

【0096】

また、本実施形態では、電源ラインとの連結のための外部端子として第１及び第２の外部電極１３１、１３２を用いることができ、例えば、第１の外部電極１３１は電源端に連結され、第２の外部電極１３２はグラウンドに連結されることができる。

【0097】

一方、上記１つの第１及び第２の外部電極１３１、１３２を除いた２つの外部電極である第３及び第４の外部電極１３３、１３４は、ＥＳＲ調整用外部電極として用いられ、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ Ｔｅｒｍｉｎａｌ）であることができる。

【0098】

図６は、図１に示された積層セラミックキャパシタの等価回路図である。

【0099】

図６を参照すると、インダクターＬを形成する上記第１、第２の内部連結導体１２３、１２４と抵抗Ｒを形成する第３の内部連結導体１２５は並列連結され、上記インダクターＬ及び抵抗Ｒを形成する上記第１から第３の内部連結導体１２３、１２４、１２５と上記キャパシタ部Ｃは直列連結されることができる。

【0100】

上記のように、本発明の一実施形態による積層セラミックキャパシタは、１つのキャパシタ部Ｃ、インダクターＬ及び抵抗Ｒを有し、それぞれの値を制御することができる。

【0101】

本発明の一実施形態による積層セラミックキャパシタは、上述した内部電極１２１、１２２、内部連結導体１２３、１２４、１２５及び外部電極１３１、１３２、１３３、１３４の構造を有することにより、共振を抑制するＤＣ‐ＤＣコンバーター用積層セラミックキャパシタを具現することができる。

【0102】

また、本発明の一実施形態による積層セラミックキャパシタは、低周波領域ではＥＳＲが小さくて高周波領域ではＥＳＲが増加する特性を有するため、ＤＣ‐ＤＣコンバーターの電力変換に必要なスイッチング電流を消費することなく、高周波領域で増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制することができる。

【0103】

図７は本発明の他の実施形態による積層セラミックキャパシタの斜視図であり、図８は図７に示された積層セラミックキャパシタに使用可能な第１及び第２の内部電極を示す平面図であり、図９は図８に示された第１及び第２の内部電極と共に使用可能な第１の内部連結導体を示す平面図であり、図１０は図８に示された第１及び第２の内部電極と共に使用可能な第２及び第３の内部連結導体を示す平面図である。

【0104】

図７〜図１０を参照すると、本発明の他の実施形態による積層セラミックキャパシタ２００は、複数の誘電体層２１１を含み、対向する第１、第２の主面、対向する第１、第２の側面及び対向する第１、第２の端面を有するセラミック本体２１０と、上記セラミック本体２１０内に形成され、第２の側面に露出したリード２２１ａを有する第１の内部電極２２１と第２の端面に露出した第２の内部電極２２２とを含むキャパシタ部と、上記セラミック本体２１０内に形成された少なくとも１つの極性の第１から第３の内部連結導体２２３、２２４、２２５と、上記セラミック本体の外側に形成され、上記第１、第２の内部電極２２１、２２２及び第１から第３の内部連結導体２２３、２２４、２２５と電気的に連結された第１から第４の外部電極２３１、２３２、２３３、２３４と、を含み、上記第１の内部連結導体２２３と第２及び第３の内部連結導体２２４、２２５は並列連結され、上記第１から第３の内部連結導体２２３、２２４、２２５と上記キャパシタ部は直列連結されることを特徴とする積層セラミックキャパシタを提供する。

【0105】

なお、上記本発明の他の実施形態による積層セラミックキャパシタの特徴のうち上述した本発明の一実施形態による積層セラミックキャパシタと同じ特徴については、重複を避けるためにその説明を省略する。

【0106】

上記第１及び第２の外部電極２３１、２３２は上記セラミック本体の対向する第１及び第２の端面１、２に配置され、上記第３及び第４の外部電極２３３、２３４は上記セラミック本体２１０の対向する第１及び第２の側面３、４に配置されることができる。

【0107】

上記第１の内部連結導体２２３は、非磁性体物質を含むことを特徴とする。

【0108】

上記第１の内部連結導体２２３は、第１の端面１及び第２の側面４に露出することができる。

【0109】

上記第２の内部連結導体２２４は、第１の端面１及び第１の側面３に露出することができる。

【0110】

上記第３の内部連結導体２２５は、第１及び第２の側面３、４に露出することができる。

【0111】

本発明の一実施例において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、上記第１から第３の内部連結導体２２３、２２４、２２５によって調節されることができる。

【0112】

上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は、低周波領域と比べて高周波領域で増加することを特徴とする。

【0113】

積層セラミックキャパシタの実装基板
図１１は図１の積層セラミックキャパシタが回路基板に実装された態様を示した斜視図であり、図１２は図１１の積層セラミックキャパシタ及び回路基板を長さ方向に切断して示した断面図である。

【0114】

図１１及び図１２を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板３００は、積層セラミックキャパシタ１００が水平に実装される回路基板３１０と、回路基板３１０の上面に離隔して形成された第１及び第２の電極パッド３２１、３２２と、を含む。

【0115】

この際、積層セラミックキャパシタ１００は、第１及び第２の外部電極１３１、１３２がそれぞれ第１及び第２の電極パッド３２１、３２２上に接触して位置した状態でハンダ３３０によって回路基板３１０と電気的に連結されることができる。

【0116】

図１３は、本発明の実施例と比較例のＥＳＲを比較したグラフである。

【0117】

図１３を参照すると、本発明の一実施形態による積層セラミックキャパシタは、従来の積層セラミックキャパシタである比較例と比べ、低周波領域ではＥＳＲが小さくて高周波領域ではＥＳＲが大きいため、ＤＣ‐ＤＣコンバーターの電力変換に必要なスイッチング電流を消費することなく、高周波領域で増加するＥＳＲによってリンギング（Ｒｉｎｇｉｎｇ）現象を抑制することができることが分かる。

【0118】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0119】

１００、２００ 積層セラミックキャパシタ
１１０、２１０ セラミック本体
１１１、２１１ 誘電体層
１２１、１２２、２２１、２２２ 第１及び第２の内部電極
１２３、１２４、１２５、２２３、２２４、２２５ 第１から第３の内部連結導体
１２１ａ、２２１ａ リード
１３１、１３２、１３３、１３４、２３１、２３２、２３３、２３４ 第１から第４の外部電極
３００ 実装基板
３１０ 回路基板
３２１、３２２ 第１及び第２の電極パッド
３３０ ハンダ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】