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▶ シナプティクス・ディスプレイ・デバイス株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-200722(P2015-200722A)
(43)【公開日】2015年11月12日
(54)【発明の名称】半導体装置及び表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20151016BHJP
G09G 3/20 20060101ALI20151016BHJP
G02F 1/133 20060101ALI20151016BHJP
【ＦＩ】
G09G3/36
G09G3/20 623G
G09G3/20 623J
G09G3/20 623H
G09G3/20 623D
G09G3/20 623V
G09G3/20 623X
G09G3/20 621K
G09G3/20 623R
G09G3/20 641C
G09G3/20 611F
G09G3/20 650B
G09G3/20 650C
G09G3/20 621M
G09G3/20 680G
G02F1/133 550
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
【全頁数】24
(21)【出願番号】特願2014-78415(P2014-78415)
(22)【出願日】2014年4月7日
(71)【出願人】
【識別番号】308017571
【氏名又は名称】シナプティクス・ディスプレイ・デバイス合同会社
(74)【代理人】
【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
(72)【発明者】
【氏名】岩崎 良貴
【テーマコード（参考）】
2H193
5C006
5C080
【Ｆターム（参考）】
2H193ZA04
2H193ZF21
2H193ZF32
5C006AA16
5C006AB01
5C006AC11
5C006AC21
5C006AF14
5C006AF23
5C006AF25
5C006AF27
5C006AF34
5C006AF38
5C006AF43
5C006AF45
5C006AF51
5C006AF53
5C006AF68
5C006AF69
5C006AF72
5C006AF83
5C006BB16
5C006BC02
5C006BC12
5C006BC14
5C006BC23
5C006BC24
5C006BF03
5C006BF04
5C006BF05
5C006BF14
5C006BF22
5C006BF24
5C006FA04
5C006FA05
5C006FA08
5C006FA16
5C006FA43
5C006FA47
5C006FA51
5C080AA10
5C080BB06
5C080DD21
5C080DD23
5C080DD25
5C080DD26
5C080DD27
5C080EE23
5C080EE26
5C080EE29
5C080FF11
5C080FF13
5C080GG14
5C080JJ02
5C080JJ04
(57)【要約】
【課題】ラインラッチ回路において、データの直列的なラッチ規模に応じて回路構成の変更やレイアウト変更を要せず、また、複数のラッチ規模に対応するためにアドレスデコーダのような規模の大きな回路を要しないものとする。【解決手段】ラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、ラッチクロックをラッチイネーブルとするラッチ回路を有する。タイミング制御回路は、ラインラッチ回路への入力データ供給サイクル毎のクロック信号の計数値が第１目標値に達したとき初段のシフトラッチに対してラッチクロックを出力させ、計数値が第２目標値に達したとき所定の中段のシフトラッチに対してラッチクロックを出力させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
タイミング制御回路と、前記タイミング制御回路の制御に基づいて、入力データを直列的にラッチするラインラッチ回路と、前記ラインラッチ回路に直列的にラッチされたラッチデータを並列に入力して駆動信号を出力する駆動回路とを有する半導体装置であって、
前記ラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、
前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチを有するラッチ回路を有し、
前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数し、計数値が第１目標値に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する、半導体装置。
前記ラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、
前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチを有するラッチ回路を有し、
前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数し、計数値が第１目標値に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する、半導体装置。
【請求項2】
請求項１において、前記第１目標値は固定値であり、前記第２目標値は可変可能である、半導体装置。
【請求項3】
請求項２において、前記第２目標値が書き換え可能に設定されるレジスタを有する、半導体装置。
【請求項4】
請求項１において、ラッチクロックのシフト方向は相互に逆の第１シフト方向及び第２シフト方向であって、モード信号によって選択可能である、半導体装置。
【請求項5】
請求項４において、前記シフトレジスタ回路は、シフトラッチのラッチクロックの入力端子に、次段のシフトラッチの出力又は前段のシフトラッチの出力を前記モード信号によって選択するセレクタの出力が接続され、全てのセレクタが前段のシフトラッチの出力を選択することによってシフトレジスタ回路は第１シフト方向を実現し、全てのセレクタが次段のシフトラッチの出力を選択することによってシフトレジスタ回路は第２シフト方向を実現する、半導体装置。
【請求項6】
請求項５において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号を生成する信号生成回路と、を有する半導体装置。
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号を生成する信号生成回路と、を有する半導体装置。
【請求項7】
請求項１において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号を生成する信号生成回路と、を有する半導体装置。
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号を生成する信号生成回路と、を有する半導体装置。
【請求項8】
請求項１において、前記入力データは表示データであり、
前記駆動回路が出力する駆動信号は液晶パネルを駆動するための階調信号であり、
前記ラインラッチ回路への入力データの供給サイクルは水平表示期間であり、
前記クロック信号は画素表示のためのドットクロック信号である、ＬＣＤドライバを有する半導体装置。
前記駆動回路が出力する駆動信号は液晶パネルを駆動するための階調信号であり、
前記ラインラッチ回路への入力データの供給サイクルは水平表示期間であり、
前記クロック信号は画素表示のためのドットクロック信号である、ＬＣＤドライバを有する半導体装置。
【請求項9】
並設された複数の階調信号出力端子を有する表示ドライバと、前記表示ドライバの並設された複数の階調信号出力端子の中央部を空けてその左右の階調信号出力端子に接続されたドットマトリクス型の表示パネルとを有する表示装置であって、
前記表示ドライバは、タイミング制御回路と、前記タイミング制御回路の制御に基づいて、入力データを直列的にラッチするラインラッチ回路と、前記ラインラッチ回路に直列的にラッチされたラッチデータを並列に入力して階調信号を出力する駆動回路とを有し、
前記ラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、
前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチを有するラッチ回路とを有し、
前記タイミング制御回路は、前記ラインラッチ回路への画像データの供給サイクル毎に、前記クロック信号を計数し、計数値が第１目標値に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する、表示装置。
前記表示ドライバは、タイミング制御回路と、前記タイミング制御回路の制御に基づいて、入力データを直列的にラッチするラインラッチ回路と、前記ラインラッチ回路に直列的にラッチされたラッチデータを並列に入力して階調信号を出力する駆動回路とを有し、
前記ラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、
前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチを有するラッチ回路とを有し、
前記タイミング制御回路は、前記ラインラッチ回路への画像データの供給サイクル毎に、前記クロック信号を計数し、計数値が第１目標値に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する、表示装置。
【請求項10】
請求項９において、前記第１目標値は固定値であり、前記第２目標値は可変可能である、表示装置。
【請求項11】
請求項１０において、前記第２目標値が書き換え可能に設定されるレジスタを有する、表示装置。
【請求項12】
請求項９において、ラッチクロックのシフト方向は相互に逆の第１シフト方向及び第２シフト方向であって、モード信号によって選択可能である、表示装置。
【請求項13】
請求項１２において、前記シフトレジスタ回路は、シフトラッチのラッチクロックの入力端子に、次段のシフトラッチの出力又は前段のシフトラッチの出力を前記モード信号によって選択するセレクタの出力が接続され、全てのセレクタが前段のシフトラッチの出力を選択することによってシフトレジスタ回路は第１シフト方向を実現し、全てのセレクタが次段のシフトラッチの出力を選択することによってシフトレジスタ回路は第２シフト方向を実現する、表示装置。
【請求項14】
請求項１３において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号を生成する信号生成回路と、を有する表示装置。
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号を生成する信号生成回路と、を有する表示装置。
【請求項15】
請求項９において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号を生成する信号生成回路と、を有する表示体装置。
前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、
前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、
第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号を生成する信号生成回路と、を有する表示体装置。
【請求項16】
請求項９において、前記入力データは表示データであり、
前記駆動回路が出力する駆動信号は液晶パネルを駆動するための階調信号であり、
前記ラインラッチ回路への入力データの供給サイクルは水平表示期間であり、
前記クロック信号は画素表示のためのドットクロック信号である、ＬＣＤドライバを有する表示装置。
前記駆動回路が出力する駆動信号は液晶パネルを駆動するための階調信号であり、
前記ラインラッチ回路への入力データの供給サイクルは水平表示期間であり、
前記クロック信号は画素表示のためのドットクロック信号である、ＬＣＤドライバを有する表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力データを直列的にラッチして並列的に出力するラインラッチ回路を有する半導体装置、更には当該半導体装置で表示パネルを表示駆動する表示装置に関し、例えば、一つの表示ドライバでその最大解像度以下の複数の解像度の表示パネルの駆動制御に対応可能とする場合に適用して有効な技術に関する。
【背景技術】
【0002】
入力データを直列的にラッチして並列的に出力するラインラッチ回路を有する半導体装置として、特許文献１に記載された表示ドライバがある。同文献に記載された表示ドライバがシフトレジスタとラインラッチを持ち、シフトレジスタで順次シフトされるラッチイネーブル信号によってラインラッチのラッチ段に順次表示データをラッチする。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００３−５８１１３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
表示駆動可能な最大解像度の範囲で表示ドライバを複数の解像度の表示パネルの駆動に対応させる場合、表示ドライバの縁辺に並設された複数の階調信号出力端子の内の中央部の出力端子を未使用とし、その両側の階調信号出力端子を表示パネルの階調信号電極線（例えばアクティブマトリクス型液晶表示パネルにおけるソース電極線）に接続することが望ましい。これは、表示パネルと表示ドライバとの距離を小さくするためである。階調信号出力端子及び階調信号電極線のピッチが決まっているため、図１６の階調信号出力端子を全て使用する場合に対して、図１７及び図１８の階調信号出力端子の一部を使用する場合は、中央部を未使用にすれば、中央部を使用するよりも、図１７及び図１８のように表示パネルと表示ドライバとの距離を小さくすることができる。即ち、中央部を未使用にする場合の双方の距離ａは、中央部を使用する場合の双方の距離ｂよりも小さくなる。この距離が小さいほど表示装置の小型化に好都合となる。
【0005】
本発明者は一種類の表示ドライバで中央部を未使用にして異なる解像度の表示パネルに対応することについて検討した。図１６乃至図１８の解像度Ａ，Ｂ，Ｃに対応する場合、例えば図１９に例示されるように、左右に分けたラインラッチ回路に解像度Ａ，Ｂ，Ｃに合わせてラッチクロックのスタート回路＿１〜スタート回路＿８を配置することが必要になる。ここではラッチクロックのシフト方向を左右何れにも対応できる場合を一例として図示してある。スタート回路＿１〜スタート回路＿８の制御信号＿１〜制御信号＿８は制御回路が所定の論理に従って生成する。スタート回路＿１〜スタート回路＿８及びそれらで挟まれたラインラッチ部＿１〜ラインラッチ部＿７は、例えばその一部が図示された図２０のように構成することができる。図２０にはラインラッチ部＿４、スタート回路＿６、及びラインラッチ部＿５が例示される。ラインラッチ部＿４及びラインラッチ部＿５はラッチクロックＳＣＫ（Ｎ−２），ＳＣＫ（Ｎ−１），…を順次シフトするシフトレジスタ回路と、ラッチクロックをラッチイネーブルとするラッチ回路とによって構成される。スタート回路＿６はパネル解像度選択信号に従って制御信号＿６又は前段からのラッチクロックＳＣＫ（Ｎ−１）を選択してこれを次段にラッチクロックとして供給する。例えば図２１に例示されるように制御信号_６がパルス変化されると、クロック信号に同期してラインラッチ部＿５でラッチクロックＳＣＫ（Ｎ）のシフトが開始され、これに同期して表示データが２４ビット単位でラインラッチ部_５のラッチ回路に順次ラッチされていく。図１９の構成で例えば解像度Ｂに対応する場合、図２２に例示されるように、左側のラインラッチ回路においてラインラッチ部＿１、ラインラッチ部＿２までデータの転送が完了したら、制御回路はそのタイミングでスタート信号＿６をパルス変化させ、ラインラッチ部＿５の動作を開始して、後続の表示データをラインラッチ部_５にラッチする動作を開始する。これによって解像度Ｂに対応する表示データがラインラッチ部＿１、ラインラッチ部＿２、ラインラッチ部＿５、ラインラッチ部＿６に格納される。
【0006】
しかしながら、解像度に合わせてスタート回路を設ける構成では、対応させる解像度の種類を増やした場合、ラインラッチ回路の途中に解像度の種類に応じたスタート回路を追加しなければならず、回路構成やマスクパターンの修正が必要になってしまう。更に、ラインラッチ回路の途中で複数個所にスタート回路が挿入されるため、ラインラッチ回路におけるレイアウトの繰り返し性が崩れてしまい、ラインラッチ回路の全体で均一な回路特性を得られなくなって、高速動作への対応が難しくなる。
【0007】
一方、アドレス方式のラインラッチ回路の場合には、図２３に例示されるように、左右のラインラッチ回路に対して、アドレス信号＿１、アドレス信号＿２をアドレスデコーダ＿１、アドレスデコーダ＿２でデコードすることによって特定のラインラッチ部に画像データを転送することができる。したがって、解像度に応じて制御部でアドレス信号で指定する開始アドレスなどを制御することによって、ラインラッチ部の任意の位置からデータ転送を行うことができる。これによって、ラインラッチ回路の変更なく解像度Ａ，Ｂ，Ｃなどの任意の解像度に対応することが可能である。
【0008】
しかしながら、アドレス方式の場合には最大解像度に応じてアドレス信号のビット数が相違されるアドレスデコーダを設けなければならないから、スタート回路方式の場合に比べて回路規模が格段に大きくなってしまう。
【0009】
本発明の目的は、データの直列的なラッチ規模に応じて回路構成の変更やレイアウト変更を行わずに済み、また、複数のラッチ規模に対応するためにアドレスデコーダのような規模の大きな回路を必要とすることなく、ラインラッチ回路による直列的な複数種類のラッチ規模に対応することができる半導体装置を提供することにある。
【0010】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0012】
すなわち、入力データを直列的にラッチするラインラッチ回路は、クロック信号に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路と、ラッチクロックをラッチイネーブルとして入力データを順次ラッチするラッチ回路とを有する。タイミング制御回路は、ラインラッチ回路への入力データの供給サイクル毎に、クロック信号を計数し、計数値が第１目標値に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、カウンタの計数値が第２目標値に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する。
【発明の効果】
【0013】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0014】
すなわち、データの直列的なラッチ規模に応じて回路構成の変更やレイアウト変更を行わずに済み、また、複数のラッチ規模に対応するためにアドレスデコーダのような規模の大きな回路を必要とすることなく、ラインラッチ回路による直列的な複数種類のラッチ規模に対応することができる。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
１．実施の形態の概要先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【0017】
〔１〕＜任意の直列的なデータラッチ規模に対応するラインラッチ回路＞半導体装置（１）は、タイミング制御回路（２５）と、前記タイミング制御回路の制御に基づいて、入力データを直列的にラッチするラインラッチ回路（３１，３１A）と、前記ラインラッチ回路に直列的にラッチされたラッチデータを並列に入力して駆動信号を出力する駆動回路（３２）とを有する。前記ラインラッチ回路は、クロック信号（ＣＬＫ)に同期してラッチクロックを直列的にシフトする複数のシフトラッチ（１００）を有するシフトレジスタ回路（３１SFT)と、前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチ（１０１）を有するラッチ回路（３１ＬＴＣ）とを有する。前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数し、計数値（ＨＣＮＴ）が第１目標値（ＳＴ１）に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値（ＳＴ２）に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する。
【0018】
これによれば、ラッチ回路の並列出力の中央部を不使用とし、その両側を使用する場合、使用とされる片側のデータラッチの段数に対する、不使用とされる中央部におけるデータラッチの段数の半分の段数の差分を第２目標値に設定すれば、クロック計数値が第１目標値から第２目標値に達したとき、不使用とされる中央部におけるデータラッチの半分の段数に相当するクロック信号のサイクル数分だけ、早く中段以降のデータラッチ回路に対するラッチクロックの供給を開始することができる。よって、不使用とする中央部における段数規模のデータラッチを跨いで、その両側のデータラッチに入力データを連続的にラッチしていくことができる。したがって、データの直列的なラッチ規模に応じて回路構成の変更やレイアウト変更を行わずに済み、また、複数のラッチ規模に対応するためにアドレスデコーダのような規模の大きな回路を必要とすることなく、ラインラッチ回路による直列的な複数種類のラッチ規模に対応することができる。
【0019】
〔２〕＜第２目標値は可変可能＞項１において、前記第１目標値は固定値であり、前記第２目標値は可変可能である。
【0020】
これによれば、半導体装置のユーザ自らがラインラッチ回路による直列的な複数種類のラッチ規模に対応することができる。
【0021】
〔３〕＜第２目標値が書き換え可能に設定されるレジスタ＞項２において、前記第２目標値が書き換え可能に設定されるレジスタ（２４）を有する。
【0022】
これによれば、複数種類のラッチ規模への対応が容易である。
【0023】
〔４〕＜ラッチクロックのシフト方向可変＞項１において、ラッチクロックのシフト方向は相互に逆の第１シフト方向及び第２シフト方向であって、モード信号（ＳＳ）によって選択可能である。
【0024】
これによれば、駆動回路による駆動対象の上下左右のどのような位置に半導体装置を配置してもデータラッチ方向を一方向に統一することが可能になる。
【0025】
〔５〕＜ラッチクロックのシフト方向可変のシフトレジスタ回路＞項４において、前記シフトレジスタ回路は、シフトラッチ（１００）のラッチクロックの入力端子（Ｄａｔａ）に、次段のシフトラッチの出力又は前段のシフトラッチの出力を前記モード信号によって選択するセレクタ（１０２）の出力が接続され、全てのセレクタが前段のシフトラッチの出力を選択することによってシフトレジスタ回路は第１シフト方向を実現し、全てのセレクタが次段のシフトラッチの出力を選択することによってシフトレジスタ回路は第２シフト方向を実現する。
【0026】
これによれば、シフト方向の異なるシフトレジスタ回路を一対設ける場合に比べてシフトレジスタ回路の回路規模を小さくすることができる。
【0027】
〔６〕＜ラッチクロックの可変シフト方向に対応するタイミング制御回路＞項５において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル（ＨＳＹＮＣのサイクル）毎に、前記クロック信号を計数するカウンタ（１１０）と、前記カウンタの計数値が第１目標値に達したとき第１信号（ＣＭＰ１）を形成する第１コンパレータ（１１２）と、前記カウンタの計数値が第２目標値に達したとき第２信号（ＣＭＰ２）を形成する第２コンパレータ（１１１）と、前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号（ＳＣＮＴ１）を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号（ＳＣＮＴ３）を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号（ＳＣＮＴ２）を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号（ＳＣＮＴ４）を生成する信号生成回路（１１３）と、を有する。
【0028】
これによれば、ラッチクロックの可変シフト方向に対応するタイミング制御を容易に行うことができる。
【0029】
〔７〕＜ラッチクロックの固定シフト方向に対応するタイミング制御回路＞項１において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、前記カウンタの計数値が第１目標値に達したとき第１信号を形成する第１コンパレータと、前記カウンタの計数値が第２目標値に達したとき第２信号を形成する第２コンパレータと、第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号を生成する信号生成回路と、を有する。
【0030】
これによれば、ラッチクロックの固定シフト方向に対応するタイミング制御を容易に行うことができる。
【0031】
〔８〕＜ＬＣＤドライバ＞項１において、前記入力データは表示データである。前記駆動回路が出力する駆動信号は液晶パネル（３）を駆動するための階調信号である。前記ラインラッチ回路への入力データの供給サイクルは水平表示期間（ＨＳＹＮＣのサイクル）である。前記クロック信号は画素表示のためのドットクロック信号である。半導体装置はＬＣＤドライバ（１）を有する。
【0032】
これによれば、解像度の異なる複数種類のＬＣＤ表示パネルの駆動に対応することができる。
【0033】
〔９〕＜任意の直列的なデータラッチ規模に対応するラインラッチ回路＞表示装置は、並設された複数の階調信号出力端子を有する表示ドライバと、前記表示ドライバの並設された複数の階調信号出力端子の中央部を空けてその左右の階調信号出力端子に接続されたドットマトリクス型の表示パネルとを有する。前記表示ドライバは、タイミング制御回路（２５）と、前記タイミング制御回路の制御に基づいて、入力データを直列的にラッチするラインラッチ回路（３１）と、前記ラインラッチ回路に直列的にラッチされたラッチデータを並列に入力して階調信号を出力する駆動回路（３２）とを有する。前記ラインラッチ回路は、クロック信号（ＣＬＫ）に同期してラッチクロックを直列的にシフトする複数のシフトラッチを有するシフトレジスタ回路（３１ＳＦＴ）と、前記シフトレジスタ回路によってシフトされてくるラッチクロックで前記入力データをラッチする複数のデータラッチを有するラッチ回路（３１ＬＴＣ）とを有する。前記タイミング制御回路は、前記ラインラッチ回路への画像データの供給サイクル毎に、前記クロック信号を計数し、計数値（ＨＣＮＴ）が第１目標値（ＳＴ１）に達したとき初段のシフトラッチに対するラッチクロックの出力タイミングを制御し、計数値が第２目標値（ＳＴ２）に達したとき所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する。
【0034】
これによれば、ラッチ回路の並列出力の中央部を不使用とし、その両側を使用する場合、使用とされる片側のデータラッチの段数に対する、不使用とされる中央部におけるデータラッチの段数の半分の段数の差分を第２目標値に設定すれば、クロック計数値が第１目標値から第２目標値に達したとき、不使用とされる中央部におけるデータラッチの半分の段数に相当するクロック信号のサイクル数分だけ、早く中段以降のデータラッチ回路に対するラッチクロックの供給を開始することができる。よって、不使用とする中央部における段数規模のデータラッチを跨いで、その両側のデータラッチに入力データを連続的にラッチしていくことができる。したがって、表示制御すべき表示パネルの解像度に応じて回路構成の変更やレイアウト変更を行わずに済み、また、その解像度に対応するためにアドレスデコーダのような規模の大きな回路を必要とすることなく、複数種類の解像度の表示制御に対応することができる。
【0035】
〔１０〕＜第２目標値は可変可能＞項９において、前記第１目標値は固定値であり、前記第２目標値は可変可能である。
【0036】
これによれば、表示装置のユーザ自らが表示パネルの解像度に応じて前記第２目標値を設定することができる。
【0037】
〔１１〕＜第２目標値が書き換え可能に設定されるレジスタ＞項１０において、前記第２目標値が書き換え可能に設定されるレジスタ（２４）を有する。
【0038】
これによれば、前記第２目標値のプログラマブルな設定を容易に行うことが可能である。
【0039】
〔１２〕＜ラッチクロックのシフト方向可変＞項９において、ラッチクロックのシフト方向は相互に逆の第１シフト方向及び第２シフト方向であって、モード信号によって選択可能である。
【0040】
これによれば、表示パネルの上下左右のどのような位置に表示ドライバを配置してもデータラッチ方向を一方向に統一することが可能になる。
【0041】
〔１３〕＜ラッチクロックのシフト方向可変のシフトレジスタ回路＞項１２において、前記シフトレジスタ回路は、シフトラッチのラッチクロックの入力端子に、次段のシフトラッチの出力又は前段のシフトラッチの出力を前記モード信号によって選択するセレクタ（１０２）の出力が接続され、全てのセレクタが前段のシフトラッチの出力を選択することによってシフトレジスタ回路は第１シフト方向を実現し、全てのセレクタが次段のシフトラッチの出力を選択することによってシフトレジスタ回路は第２シフト方向を実現する。
【0042】
これによれば、シフト方向の異なるシフトレジスタ回路を一対設ける場合に比べてシフトレジスタ回路の回路規模を小さくすることができる。
【0043】
〔１４〕＜ラッチクロックの可変シフト方向に対応するタイミング制御回路＞項１３において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタ（１１０）と、前記カウンタの計数値が第１目標値に達したとき第１信号（ＣＭＰ１）を形成する第１コンパレータ（１１２）と、前記カウンタの計数値が第２目標値に達したとき第２信号（ＣＭＰ２）を形成する第２コンパレータ（１１１）と、前記モード信号によって第１シフト方向が選択されているとき第１信号に基づいて第１シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第１初段制御信号（ＳＣＮＴ１）を生成すると共に、第２信号に基づいて第１シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第１中段制御信号（ＳＣＮＴ３）を生成し、また、前記モード信号によって第２シフト方向が選択されているとき第１信号に基づいて第２シフト方向の初段のシフトラッチに対するラッチクロックの出力タイミングを制御する第２初段制御信号（ＳＣＮＴ２）を生成すると共に、第２信号に基づいて第２シフト方向の所定の中断のシフトラッチに対するラッチクロックの出力タイミングを制御する第２中段制御信号（ＳＣＮＴ４）を生成する信号生成回路（１１３）と、を有する。
【0044】
これによれば、ラッチクロックの可変シフト方向に対応するタイミング制御を容易に行うことができる。
【0045】
〔１５〕＜ラッチクロックの固定シフト方向に対応するタイミング制御回路＞項９において、前記タイミング制御回路は、前記ラインラッチ回路への入力データの供給サイクル毎に、前記クロック信号を計数するカウンタと、前記カウンタの計数値が第１目標値（ＳＴ１）に達したとき第１信号を形成する第１コンパレータ（１１２）と、前記カウンタの計数値が第２目標値（ＳＴ２）に達したとき第２信号を形成する第２コンパレータ（１１１）と、第１信号に基づいて初段のシフトラッチに対するラッチクロックの出力タイミングを制御する初段制御信号（ＳＣＮＴ１）を生成すると共に、第２信号に基づいて所定の中段のシフトラッチに対するラッチクロックの出力タイミングを制御する中段制御信号（ＳＣＮＴ３）を生成する信号生成回路と、を有する。
【0046】
これによれば、ラッチクロックの固定シフト方向に対応するタイミング制御を容易に行うことができる。
【0047】
〔１６〕＜ＬＣＤドライバ＞項９において、前記入力データは表示データであり、前記駆動回路が出力する駆動信号は液晶パネルを駆動するための階調信号であり、前記ラインラッチ回路への入力データの供給サイクルは水平表示期間である。前記クロック信号は画素表示のためのドットクロック信号である。表示ドライバはＬＣＤドライバ（１）である。
【0048】
これによれば、解像度の異なる複数種類のＬＣＤ表示パネルの駆動に対応することができる。
【0049】
２．実施の形態の詳細実施の形態について更に詳述する。
【0050】
図２には表示ドライバとしてＬＣＤ（liquid crystal display）ドライバを備えた表示装置の一例が示される。図２に示されるＬＣＤドライバ１は、例えばＣＭＯＳ集積回路製造技術などにより１個の半導体基板に形成された半導体装置の一例である。ＬＣＤドライバ１はホストプロセッサ２から表示動作を指示するコマンド及び表示データを受取る。ＬＣＤドライバ１は受取ったコマンドに従った動作を行って、表示データに基づいてＬＣＤパネル３に画像を表示する制御などを行う。
【0051】
ＬＣＤパネル３は解像度に応じた数の画素がマトリクス状に配置されたドットマトリクス型の表示パネルであって、特に、画素の選択にアクティブ素子を用いるアクティブマトリクス型の構成を有する。アクティブマトリクス型のＬＣＤパネル３は、特に制限されないが、ガラス基板上に解像度に応じて透明電極及び液晶による画素が形成され、表示ライン単位で画素の選択端子には走査駆動されるゲート電極線Ｇ１〜Ｇｍが複数本接続され、画素の信号入力端子にはゲート電極線Ｇ１〜Ｇｍに交差する方向に階調駆動されるソース電極線Ｓ１〜Ｓｎが複数本接続されている。特に制限されないが、画素は、アクティブ素子としての薄膜トランジスタのゲート電極である選択端子がゲート電極線に接続され、薄膜トランジスタのソースである信号入力端子がソース電極線に接続され、薄膜トランジスタのドレイン電極に液晶表示素子と電荷蓄積容量の一方の電極が接続され、液晶表示素子及び電荷蓄積容量の他方の電極が共通電極に接続されて、構成される。
【0052】
ＬＣＤドライバ１は、ホストプロセッサ２から画像データを入力し、表示タイミングに同期しながら、複数本のゲート電極線Ｇ１〜Ｇｍによって画素を表示ライン単位で順次走査駆動し、走査駆動された表示ラインの画素には表示データに応ずる階調信号を複数本のソース電極線Ｓ１〜Ｓｎに並列的に供給する制御を行う。
【0053】
ＬＣＤドライバ１は、特に制限されないが、表示系インタフェース（表示系Ｉ／Ｆ）２０、コマンドフェース（コマンドＩ／Ｆ）２１、不揮発性記憶回路（ＮＶＭ回路）２３、レジスタ回路２４、タイミング制御回路２５、表示データ処理回路２６、表示ＲＡＭ２７、ＬＣＤ駆動電圧生成回路２８、ゲート出力回路２９、階調電圧生成回路３０、ラインラッチ回路３１、及びソース出力回路３２を有する。
【0054】
表示系インタフェース２０はホストプロセッサ２から表示データと共に、そのデータイネーブル信号ＤＥＮ，表示タイミング信号としてクロック信号ＣＬＫ，垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを受取る。コマンドインタフェース２１はホストプロセッサ２からコマンド及び制御データを受け取り、受取ったコマンド及び制御データはレジスタ回路２４に格納される。初期設定データ等の一部の制御データは不揮発性記憶回路２２からロードされる。タイミング制御回路２５は、表示系インタフェース２０から与えられる表示系タイミング信号、レジスタ回路２４から転送されたコマンド及び制御データに基づいて表示制御を行う。クロック信号ＣＬＫはドットクロックに一致されるドットクロック信号である。
【0055】
表示系インタフェース２０が受取った表示データは表示データ処理部２６により必要なフィルタ演算などが行われ、表示フレーム単位で、表示ＲＡＭ２７に格納される。表示ＲＡＭ２７に格納された表示データは表示タイミングに同期して読出され、読み出された表示データは表示ライン毎に直列的にラインラッチ回路３１にラッチされる。ラインラッチ回路３１のラッチ制御はタイミング制御回路２５に設けられたラインラッチ制御部３３が行う。ソース出力回路３２はラインラッチ回路３１に直列的にラッチされた表示データを並列的に入力し、表示データに応ずる階調電圧の階調信号を表示ライン単位でＬＣＤパネル３のソース電極線Ｓ１〜Ｓｎに出力する。階調電圧は階調電圧生成回路３０が生成してソース出力回路３２に与える。
【0056】
ゲート出力回路２９はゲート電極線Ｇ１〜Ｇｍを表示ライン単位で順次選択レベルに駆動する。選択レベルに駆動された表示ラインの画素はソース電極線Ｓ１〜Ｓｎを介して供給される階調信号によってその液晶素子の透過度が制御される。ゲート電極線Ｇ１〜Ｇｍの選択レベルはＬＣＤ駆動電圧生成回路２８で生成される。
【0057】
図１にはラインラッチ回路３１の概略的な構成が例示される。ここでは、表示ドライバ１は、並列された階調信号出力端子の内の中央部を未使用にして異なる解像度の表示パネル３に対応可能にされる。例えば、図１６乃至図１８の解像度Ａ，Ｂ，Ｃに対応する場合を想定する。ラインラッチ回路３１を左右２分して、左側ラインラッチ回路３１Ｌと右側ラインラッチ回路３１Ｒを考える。
【0058】
解像度Ａに対応する場合は左側ラインラッチ回路３１Ｌ及び右側ラインラッチ回路３１Ｒの全ての階調信号出力端子がソース電極線に接続される。
【0059】
解像度Ｂに対応する場合は左側ラインラッチ回路３１Ｌの一部のラインラッチ部３１Ｌ＿１，３１Ｌ＿２の階調信号出力端子と右側ラインラッチ回路３１Ｒの一部のラインラッチ部３１Ｒ＿５，３１Ｒ＿６の階調信号出力端子がソース電極線に接続される。中央部のラインラッチ部３１Ｌ＿３，３１Ｒ＿４の階調信号出力端子はフローティングにされ、不使用とされる。
【0060】
解像度Ｃに対応する場合は左側ラインラッチ回路３１Ｌの一部のラインラッチ部３１Ｌ＿１の階調信号出力端子と右側ラインラッチ回路３１Ｒの一部のラインラッチ部３１Ｒ＿６の階調信号出力端子がソース電極線に接続される。中央部のラインラッチ部３１Ｌ＿２，３１Ｌ＿３，３１Ｒ＿４，３１Ｒ＿５の階調信号出力端子はフローティングにされ、不使用とされる。
【0061】
ラインラッチ回路３１はシフトレジスタ回路３１ＳＦＴとラッチ回路３１ＬＴＣから成る。図３に例示されるように、シフトレジスタ回路３１ＳＦＴはクロック信号ＣＬＫに同期してラッチクロックＳＣＫ(…，ＳＣＫ（Ｎ−ｉ），…，ＳＣＫ（Ｎ−３），…）を直列的にシフトする複数のシフトラッチ１００を有する。ラッチ回路３１ＬＴＣはシフトレジスタ回路３１ＳＦＴによってシフトされてくるラッチクロックＳＣＫで表示データをラッチする複数のデータラッチ１０１を有する。シフトラッチ１００及びデータラッチ１０１においてＣＫはクロック端子、Ｄａｔａはデータ入力端子、Ｏｕｔはデータ出力端子である。ラッチクロックＳＣＫはラッチイネーブル信号として機能される。特に制限されないが、ラッチクロックＣＬＫのシフト方向は相互に逆の第１シフト方向（図１の右方向）及び第２シフト方向（図１の左方向）であって、モード信号ＳＳによって選択可能にされている。したがって、図３のように、シフトレジスタ回路３１ＳＦＴは、シフトラッチ１００のラッチクロックＣＬＫの入力端子（Ｄａｔａ）に、次段のシフトラッチ１００の出力（Ｏｕｔ）又は前段のシフトラッチ１００の出力（Ｏｕｔ）を前記モード信号ＳＳによって選択するセレクタ１０２の出力が接続され、全てのセレクタ１０２が前段のシフトラッチ１００の出力を選択することによってシフトレジスタ回路３１ＳＦＴは第１シフト方向を実現し、全てのセレクタ１０２が次段のシフトラッチ１００の出力を選択することによってシフトレジスタ回路３１ＳＦＴは第２シフト方向を実現する。ラッチクロックＣＬＫのシフト方向を相互に逆向きで選択可能にするのは、例えばＬＣＤドライバ１をＬＣＤパネル３の下辺に沿って配置する場合と上辺に沿って配置する場合とでＬＣＤドライバ１を１８０度回転させて向きを変えなければならない場合に対応できるように考慮されている。
【0062】
図１において、左側ラインラッチ回路３１Ｌには第１シフト方向の初段のシフトラッチ１００にラッチクロックＣＬＫを与える第１初段制御信号としての制御信号ＳＣＮＴ１が供給され、右側ラインラッチ回路３１Ｒには第１シフト方向の初段のシフトラッチにラッチクロックを与える第１中段制御信号としての制御信号ＳＣＮＴ３が供給される。同様に、右側ラインラッチ回路３１Ｒには第２シフト方向の初段のシフトラッチ１００にラッチクロックＣＬＫを与える第２初段制御信号としての制御信号ＳＣＮＴ４が供給され、左側ラインラッチ回路３１Ｌには第２シフト方向の初段のシフトラッチにラッチクロックを与える第２中段制御信号としての制御信号ＳＣＮＴ２が供給される。図１において、制御信号ＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４が与えられる回路を便宜上スタート回路（ＳＴＲＣ）１０３＿１，１０３＿２，１０３＿３，１０３＿４として図示する。図３にその具体例が例示されるように、スタート回路ＳＴＲＣ３はモード信号ＳＳの値に応じて前段からのシフトクロックＳＣＫ（Ｎ−ｉ）又は制御信号ＳＣＮＴ３を選択するセレクタによって実現される。スタート回路ＳＴＲＣ２はモード信号ＳＳの値に応じて前段からのシフトクロックＳＣＫ（Ｎ−２）又は制御信号ＳＣＮＴ２を選択するセレクタによって実現される。スタート回路１０３＿１，１０３＿４については図示を省略するが、少なくとも制御信号ＳＣＮＴ１，ＳＣＮＴ４を初段のラッチクロックとして対応するシフトラッチ１００の端子Ｄａｔａに導く機能を備えていればよいが、ここでは回路の対称性という観点よりスタート回路１０３＿２，１０３＿３と同様のセレクタをダミー回路として配置し、制御信号ＳＣＮＴ１，ＳＣＮＴ４を常時選択する選択状態が初期設定されるようになっている。
【0063】
図４には制御信号ＳＣＮＴ１〜ＳＣＮＴ４を生成するラインラッチ制御部３３の構成が例示される。ラインラッチ制御部３３は、例えば水平同期カウンタ１１０、第１コンパレータ１１２、第２コンパレータ１１１、及びセレクタ１１３を有する。
【0064】
水平同期カウンタ１１１０はラインラッチ回路３１への入力データの供給サイクル、即ち、水平同期信号ＨＳＹＮＣによる水平同期サイクル毎に、前記クロック信号ＣＬＫを計数する。計数値をＨＣＮＴとする。
【0065】
第１コンパレータ１１２は、水平同期カウンタ１１０の計数値ＨＣＮＴが第１目標値ＳＴ１＝１に対して、例えば１〜３、の値になっているとき第１信号として比較結果信号ＣＭＰ１をアサートし（ＣＭＰ１＝１）、それ以外のとき比較結果信号ＣＭＰ１をネゲート（ＣＭＰ１＝０）する。
【0066】
第２コンパレータ１１１は、水平同期カウンタ１１０の計数値ＨＣＮＴが第２目標値ＳＴ２＝ＳＴに対して、例えばＳＴ〜ＳＴ＋２、の値になっているとき第２信号として比較結果信号ＣＭＰ２をアサートし（ＣＭＰ２＝１）、それ以外のとき比較結果信号ＣＭＰ２をネゲート（ＣＭＰ２＝０）する。
【0067】
セレクタ１１３は、モード信号ＳＳによって第１シフト方向が選択されているとき（ＳＳ＝０）、比較結果信号ＣＭＰ１＝１の期間に制御信号子ＳＣＮＴ１をアサートすると共に、比較結果信号ＣＭＰ２＝１の期間に制御信号子ＳＣＮＴ３をアサートする。このときのラインラッチ制御部３３の動作タイミングは図５に例示される。
【0068】
セレクタ１１３は、モード信号ＳＳによって第２シフト方向が選択されているとき（ＳＳ＝１）、比較結果信号ＣＭＰ１＝１の期間に制御信号子ＳＣＮＴ４をアサートすると共に、比較結果信号ＣＭＰ２＝１の期間に制御信号子ＳＣＮＴ２をアサートする。このときのラインラッチ制御部３３の動作タイミングは図６に例示される。
【0069】
図７には上記セレクタ１１３による制御信号生成機能が整理して示される。Ｆｉｘ０は対応する制御信号がネゲート固定（値０に固定）を意味する。
【0070】
図８にはラインラッチ回路３１の中央部を空けてその左右に表示データを連続的にラッチする動作原理が示される。ここではラッチ回路３１ＬＴＣにおける並列出力の中央部を不使用とし、その両側を使用する場合について示してある。不使用のデータラッチ１０１に対応するシフトラッチ１００の区間を不使用区間、その左右の使用するデータラッチ１０１に対応するシフトラッチ１００の区間を使用区間とする。ラインラッチ回路３１における不使用区間のシフトラッチの段数の半分の数をａとする。このとき、比較結果信号ＣＭＰ１をアサートする条件である、計数値ＨＣＮＴの第１目標値をＴＲＶ１とし、比較結果信号ＣＭＰ２をアサートする条件である、計数値ＨＣＮＴの第２目標値（設定値ＳＴ〜ＳＴ＋２）をＴＲＶ２とする。第２目標値ＴＲＶ２には、使用範囲の片側のデータラッチの段数に対する、不使用範囲のデータラッチの段数の半分の段数の差分の値ａを採用する。そして、クロック計数値ＨＣＮＴが第１目標値ＴＲＶ１になって（時刻ｔ０）片方の使用区間のデータラッチ１０１に表示データのラッチを開始してから第２目標値ＴＲＶ２に達したとき(時刻ｔ１）、当該使用区間に対するデータのラッチが完了する前に、不使用区間におけるデータラッチの半分の段数に相当するクロック信号のサイクル数ａの分だけ早く、中段以降のデータラッチ回路に対するラッチクロックの供給を開始することができる（時刻ｔ１）。時刻ｔ１から更に、クロック信号のサイクル数ａの分だけデータをラッチすることによって最初の使用区間に対するデータのラッチが完了する（時刻ｔ２）。この時刻ｔ２では、中段以降のデータラッチ回路では既にサイクル数ａの分だけラッチクロックのシフト動作が進んでいる。したがって、不使用区間のデータラッチを跨いで、その両側の使用区間のデータラッチに入力表示データを連続的にラッチしていくことができる。
【0071】
図９には解像度Ａ（図１６参照）のＬＣＤパネルを表示制御する場合における表示ドライバ１の動作タイミングが例示される。ここでは、モード信号ＳＳによって第１シフト方向が選択されているとき（ＳＳ＝０）を一例とする。図に示されるように第１方向に向けてラインラッチ部３１Ｌ＿１，３１Ｌ＿２，３１Ｌ＿３，３１Ｒ＿４，３１Ｒ＿５，３１Ｒ＿６に順次表示データがラッチされる。
【0072】
図１０には解像度Ｂ（図１７参照）のＬＣＤパネルを表示制御する場合における表示ドライバ１の動作タイミングが例示される。ここでは、モード信号ＳＳによって第１シフト方向が選択されているとき（ＳＳ＝０）を一例とする。図に示されるように第１方向に向けてラインラッチ部３１Ｌ＿１にデータのラッチが完了されたタイミング（時刻ｔｉ）で右側のラインラッチ部３１Ｒでのラッチクロックのシフト動作が開始され、左側のラインラッチ部３１Ｌ＿２にデータのラッチが完了されると(時刻ｔｊ）、これに連続して、右側のラインラッチ部３１Ｒ＿５へのデータのラッチ動作が開始される。これによって、第１方向に向けてラインラッチ部３１Ｌ＿１，３１Ｌ＿２，３１Ｒ＿５，３１Ｒ＿６に順次表示データがラッチされる。図において”動作”と記述された期間の内、ハッチングが付された”動作”の期間でラッチされたデータが実際にＬＣＤパネル３の駆動に供されることになる。
【0073】
図１１には解像度Ｃ（図１８参照）のＬＣＤパネルを表示制御する場合における表示ドライバ１の動作タイミングが例示される。ここでは、モード信号ＳＳによって第１シフト方向が選択されているとき（ＳＳ＝０）を一例とする。図に示されるように第１方向に向けてラインラッチ部３１Ｌ＿１にデータのラッチを開始するタイミング（時刻ｔｉ）で右側のラインラッチ部３１Ｒでのラッチクロックのシフト動作が開始され、左側のラインラッチ部３１Ｌ＿１にデータのラッチが完了されると(時刻ｔｊ）、これに連続して、右側のラインラッチ部３１Ｒ＿６へのデータのラッチ動作が開始される。これによって、第１方向に向けてラインラッチ部３１Ｌ＿１，３１Ｒ＿６に順次表示データがラッチされる。
【0074】
尚、図９乃至図１１における第１目標値及び第２目標値は図８で説明したように設定されればよいから、ここではその設定値について詳細な説明は省略する。また、モード信号ＳＳによって第２シフト方向が選択されている（ＳＳ＝１）場合の動作は制御信号ＳＣＮＴ２，ＳＣＮＴ４を用いてラッチ方向が逆になる点を除けば図９乃至図１１と同様であるから、ここではその詳細な説明は省略する。
【0075】
図１２にはデータラッチの方向を一方向のみとする場合のラインラッチ回路３１Ａの例が示される。図１に対してスタート回路１０３＿２，１０３＿４を省略し、図１３に例示されるように図３のセレクタ１０２を必要とせず、ラインラッチ制御部３３Ａには制御信号ＳＣＮＴ２，ＳＣＮＴ４の生成機能を省略すればよい。その他の構成は上記と同様であるから、その詳細な説明を省略する。
【0076】
図１４及び図１５には最大表示解像度よりも小さな解像度のＬＣＤパネルを表示駆動する場合に無駄なデータラッチ動作を少なくする場合の動作例が示される。図１４、図１５に例示されるように、前半にデータラッチを行う左右何れか片側のラインラッチ回路において、時刻ｔｊ以降にデータラッチ動作の停止、即ち、ラッチクロックのシフト動作停止を行う。これは低消費電力に寄与する。
【0077】
上記実施の形態によれば以下の作用効果を得る。
【0078】
（１）ラッチ回路３１ＬＴＣの並列出力の中央部を不使用とし、その両側を使用する場合、使用とされる片側のデータラッチ１０１の段数に対する、不使用とされる中央部におけるデータラッチ１０１の段数の半分の段数の差分を第２目標値に決定すれば、クロック計数値が第１目標値から第２目標値に達したとき、不使用とされる中央部におけるデータラッチの半分の段数に相当するクロック信号のサイクル数分だけ、早く中段以降のデータラッチ回路に対するラッチクロックの供給を開始することができる。よって、不使用とする中央部における段数規模のデータラッチを跨いで、その両側のデータラッチに入力データを連続的にラッチしていくことができる。したがって、ＬＣＤドライバ１が表示駆動するＬＣＤパネル３の解像度に応じてスタート回路等の回路の増設やレイアウト変更を行わずに済み、また、複数の解像度に対応するためにアドレスデコーダのような規模の大きな回路を必要とすることなく、複数種類の解像度にラインラッチ回路３１を容易に対応させることができる。
【0079】
（２）前記第２目標値はＬＣＤドライバ１の外部からレジスタ回路２４に任意に設定し、或いは不揮発性記憶回路２２からレジスタ回路２４に設定することができる。したがって、所要の解像度に応じて第２目標値を決定すればよいから、任意の解像度に容易に対応することができる。
【0080】
（３）ラッチクロックのシフト方向は相互に逆の第１シフト方向及び第２シフト方向であって、モード信号ＳＳによって選択可能であるから、ＬＣＤパネル３の上下左右のどのような位置にＬＣＤドライバ１を配置してもＬＣＤパネルのデータ表示方向に対応することができる。
【0081】
（４）シフトレジスタ回路３１ＳＦＴにおいてセレクタ１０２を用いてラッチクロックのシフト方向を可変するから、シフト方向の異なるシフトレジスタ回路を一対設ける場合に比べてシフトレジスタ回路の回路規模を小さくすることができる。
【0082】
本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0083】
例えば、ラインラッチ回路は表示データをラッチする用途に限定されず、その他の画像データや音声データなどをラッチする回路であってもよい。したがって、半導体装置がＬＣＤドライバに限定されず、その他のドライバＬＳＩ、システムオンチップにＬＳＩ、更にはマイクロコンピュータなどであってもよい。
【0084】
図４で説明したように、第１コンパレータ１１１は、水平同期カウンタ１１０の計数値ＨＣＮＴが第１目標値ＳＴ１＝１に対して、例えば１〜３、の値になっているとき第１信号として比較結果信号ＣＭＰ１をアサートし（ＣＭＰ１＝１）、第２コンパレータ１１２は、水平同期カウンタ１１０の計数値ＨＣＮＴが第２目標値ＳＴ２＝ＳＴに対して、例えばＳＴ〜ＳＴ＋２、の値になっているとき第２信号として比較結果信号ＣＭＰ２をアサートする（ＣＭＰ２＝１）、ものとした。このように、比較結果信号ＣＭＰ１，ＣＭＰ２のアサート期間は必ずしもカウンタ値が設定値に一致する期間に一致する必要は無いが、一致させてもよい。
【0085】
第１目標値は値１のような固定値に限定されず、可変値であることは妨げられない。
【0086】
表示パネルはＬＣＤパネルに限らず、プラズマパネル、エレクトロルミネッセンスパネルなどであってもよい。
【符号の説明】
【0087】
１ ＬＣＤドライバ２ ホストプロセッサ
３ ＬＣＤパネル
Ｇ１〜Ｇｍ ゲート電極線
Ｓ１〜Ｓｎ ソース電極線
２０ 表示系インタフェース（表示系Ｉ／Ｆ）
２１ コマンドフェース（コマンドＩ／Ｆ）
２３ 不揮発性記憶回路（ＮＶＭ回路）
２４ レジスタ回路
２５ タイミング制御回路
２６ 表示データ処理回路
２７ 表示ＲＡＭ
２８ ＬＣＤ駆動電圧生成回路
２９ ゲート出力回路
３０ 階調電圧生成回路
３１，３１Ａ ラインラッチ回路
３１Ｌ 左側ラインラッチ回路
３１Ｒ 右側ラインラッチ回路
３１Ｌ＿１，３１Ｌ＿２，３１Ｌ＿３，３１Ｒ＿４，３１Ｒ＿５，３１Ｒ＿６ ラインラッチ部
３１ＳＦＴ シフトレジスタ回路
３１ＬＴＣ ラッチ回路
３２ ソース出力回路
３３，３３Ａ ラインラッチ制御部
ＤＥＮ データイネーブル信号
ＣＬＫ クロック信号（ドットクロック信号）
ＨＳＹＮＣ 水平同期信号
ＳＣＫ(…，ＳＣＫ（Ｎ−ｉ），…，ＳＣＫ（Ｎ−３），…） ラッチクロック
１００ シフトラッチ
１０１ データラッチ
１０２ セレクタ
１１０ 水平同期カウンタ
１１１ 第２コンパレータ
１１２ 第１コンパレータ
１１３ セレクタ
ＨＣＮＴ 計数値
ＳＴ１ 第１目標値
ＳＴ２ 第２目標値
ＣＭＰ１ 第１信号として比較結果信号
ＣＭＰ２ 第２信号として比較結果信号
ＳＣＮＴ１〜ＳＣＮＴ４ 制御信号
ＳＳ モード信号