特開2015-207736IP Force 特許公報全文掲載

技術分野

この発明は、半導体装置の製造方法、半導体装置の評価方法および半導体装置

要約特許出願時に添付された[要約書]

【課題】ダミートレンチMOSセルを備え、かつ市場故障率の低いトレンチゲート型の半導体装置の製造方法、半導体装置の評価方法および半導体装置を提供すること。
【解決手段】まず、n-型半導体基板1のおもて面に、素子の深さ方向に延びるゲート電極8を備えたトレンチMOSセルと、素子の深さ方向に延びるダミーゲート電極18を備えたダミートレンチMOSセルと、を形成する。次に、n-型半導体基板1のおもて面上に、エミッタ電極9およびスクリーニングパッドDGを形成する。スクリーニングパッドDGには、ダミーゲート電極18が接続される。次に、エミッタ電極9とスクリーニングパッドDGとの間に所定電圧を印加して、ダミーゲート絶縁膜17に対するスクリーニングを行う。次に、エミッタ電極9およびスクリーニングパッドDGを覆うめっき膜13により、エミッタ電極9とスクリーニングパッドDGとを短絡することで、製品が完成する。
【選択図】図1

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、特許文献3では、活性領域およびランナー配線部において、フロート配線(金属配線)の下層部の、ダミーゲート電極に繋がるドープトPoly−Siと電気的に接続された部分と、第1フロート層に電気的に接続される部分とを所定間隔で離した構造とするには、金属配線の微細加工が必要となる。このため、プロセスのばらつきの悪影響を受けやすく、所定間隔で離して形成した金属配線同士が短絡する虞がある。したがって、スクリーニングによってダミーゲート絶縁膜の信頼性を評価することができず、市場投入後における製品の故障率(以下、市場故障率とする)が高くなるという問題がある。 この発明は、上述した従来技術による問題点を解消するため、トレンチ側壁にチャネル領域を形成しないダミートレンチMOSセルを備えたトレンチゲート型半導体装置において、市場故障率を低減させることができる半導体装置の製造方法、半導体装置の評価方法および半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第1トレンチゲート構造と、素子の制御に寄与しない第2トレンチゲート構造とからなる半導体装置の製造方法であって、次の特徴を有する。まず、半導体基板のおもて面側に、複数の前記トレンチゲー・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明にかかる半導体装置の製造方法、半導体装置の評価方法および半導体装置によれば、トレンチ側壁にチャネル領域を形成しないダミートレンチMOSセルを備えたトレンチゲート型半導体装置において、市場故障率を低減させることができるという効果を奏する。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】実施の形態1にかかる半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。

【図2】実施の形態1にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。

【図3】図2のスクリーニングパッド付近を拡大して示す平面図である。

【図4】図2の切断線A−A’における断面構造を示す断面図である。

【図5】実施の形態1にかかる半導体装置の製造方法の概要を示すフローチャートである。

【図6】実施の形態2にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。

【図7】実施の形態2にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。

【図8】図6のスクリーニングパッド付近を拡大して示す平面図である。

【図9】実施の形態3にかかる半導体装置の製造方法の概要を示すフローチャートである。

【図10】実施の形態3にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。

【図11】実施の形態4にかかる半導体装置の製造方法の概要を示すフローチャートである。

【図12】実施の形態4にかかる半導体装置の各電極パッドの平面レイアウトを示す平面図である。

【図13】図12の切断線B−B’における断面構造を示す断面図である。

【図14】実施の形態3にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。

【図15】実施の形態3にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。

【図16】実施の形態3にかかる半導体装置の各電極パッドの別の一例の平面レイアウトを示す平面図である。

選択図 図1出願人が指定した本件の代表的な図

1 n-型半導体基板(n-型ドリフト層)   1a 活性領域   1b エッジ終端領域   2 p型ベース層   3 第1ベース領域   4 第2ベース領域   5 n+型エミッタ領域   6 トレンチ   7 ゲート絶縁膜   8 ゲート電極   9 エミッタ電極   10 層間絶縁膜   11 p+型コレクタ層   12 コレクタ電極   13 めっき膜   14 おもて面保護膜   14a おもて面保護膜の内終端   15 半田層   16 ダミートレンチ   17 ダミーゲート絶縁膜   18 ダミーゲート電極   19 銅ブロック   DG スクリーニングパッド   E エミッタパッド   G ゲートパッド   w エミッタ電極とスクリーニングパッドとの間隔

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