特開2015-211140IP Force 特許公報全文掲載

技術分野

この発明は、半導体装置

要約特許出願時に添付された[要約書]

【課題】耐圧特性を維持して所定の電流能力を確保することができ、かつ微細化を図ることができる半導体装置を提供すること。
【解決手段】p型ウエル領域2の内部には、n+型ドレイン領域5およびn+型ソース領域3に接する第1n型オフセット拡散領域6が設けられる。第1n型オフセット拡散領域6の、n+型ドレイン領域5とn+型ソース領域3とに挟まれた部分の表面層にLOCOS膜7が設けられる。第1n型オフセット拡散領域6の、n+型ソース領域3とLOCOS膜7とに挟まれた部分の表面上に、ゲート絶縁膜8を介してゲート電極9が設けられる。第1n型オフセット拡散領域6は、ゲート電極9の直下の部分がLOCOS膜7の直下の部分よりも不純物濃度が低い。第1n型オフセット拡散領域6の内部には、LOCOS膜7よりもn+型ソース領域側の部分に、LOCOS膜7から距離xで離して第2n-型オフセット拡散領域16が設けられる。
【選択図】図1

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、第2〜4従来例では、ICの基準定電流源とする場合、ICの特性を調整するために飽和電流量(電流能力)を変更するための設計変更が必要な場合があるが、次の問題が生じる。第2従来例では、n型オフセット拡散領域116の不純物濃度を変更して飽和電流量を調整する場合、n型オフセット拡散領域116の、ゲート電極109の直下の部分(ゲート絶縁膜108を介してゲート電極109に対向する部分)の不純物濃度は最適値となるが、n型オフセット拡散領域116の、n+型ドレイン領域105付近の不純物濃度が最適な濃度からずれるため、耐圧特性を維持することができない。すなわち、耐圧特性を維持し、かつ十分な飽和電流量を確保するためのn型オフセット拡散領域106の不純物濃度調整の自由度が低い。 第3従来例では、第2従来例と同様に、n型オフセット拡散領域126の不純物濃度を変更して飽和電流量を調整する場合、耐圧特性を維持することができない。すなわち、第3従来例においてもn型オフセット拡散領域126の不純物濃度調整の自由度が低い。また、第3従来例では、LOCOS膜117を形成するための熱酸化処理により、シリコン部のp型不純物がLOCOS膜117に吸い出され、LOCOS膜117との界面付近においてシリコン部のp型不純物濃度が低くなる。一方、n型不純物はパイルアップにより再分布し、LOCOS膜117との界面付近においてシリコン部のn型不純物濃度が高くなる。このため、n型オフセット拡散領域126の、LOCOS膜117の直下の部分(LOCOS膜117に対向する部分)の正味の不純物濃度が高くなってしまう。の現象を考慮してn型オフセット拡散領域126の不純物濃度を最適化することで、耐圧特性を維持することができるが、この場合、n型オフセット拡散領域126の、ゲート電極109の直下の部分の不純物濃度が低くなり、この部分の拡散深さが他の部分よりも浅くなるため、十分な飽和電流量を確保することができない。 第4従来例では、n型オフセット拡散領域106およびn型拡散領域136によって、LOCOS膜117およびゲート電極109の直下の部分におけるシリコン部のn型不純物濃度をそれぞれ最適化可能である。このため、十分な飽和電流量を確保することができるが、n型オフセット拡散領域106とn型拡散領域136とが重なる部分136aのn型不純物濃度が高くなり、耐圧が低下する虞がある。したがって、n型拡散領域136の不純物濃度範囲の上限値が制限される。 この発明は、上述した従来技術による問題点を解消するため、耐圧特性を維持して所定の電流能力を確保することができ、かつ微細化を図ることができる半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第1導電型の半導体基板の表面層に、第2導電型の第1半導体領域が選択的に設けられている。前記第1半導体領域の内部に、第1導電型の第2半導体領域が選択的に設けられている。前記第1半導体領域の内部に、前記第2半導体領域と離して第1導電型の第3半導体領域が選択的に設けられている。前記第1半導体領域の内部・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明にかかる半導体装置によれば、耐圧特性を維持して所定の電流能力を確保することができ、かつ微細化を図ることができるという効果を奏する。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】実施の形態にかかる半導体装置の構造を示す断面図である。

【図2A】図1の切断線A−A’における不純物濃度分布を示す特性図である。

【図2B】図1のLOCOS膜の直下の部分の正味の不純物濃度分布を示す特性図である。

【図3】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図4】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図5】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図6】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図7】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。

【図13】実施の形態にかかる半導体装置を用いて構成された回路の一例を示す説明図である。

【図14】実施の形態にかかる半導体装置を用いて構成された回路の一例を示す説明図である。

【図15】実施の形態にかかる半導体装置の飽和電流量を示す特性図である。

【図16】従来のエンハンスメント型MOSFETの構造を示す断面図である。

【図17】従来のデプレッション型MOSFETの構造を示す断面図である。

【図18】従来のデプレッション型MOSFETの構造の別の一例を示す断面図である。

【図19】従来のデプレッション型MOSFETの構造の別の一例を示す断面図である。

選択図 図1出願人が指定した本件の代表的な図

1 n型半導体基板   2 p型ウエル領域   3 n+型ソース領域   4 p+型コンタクト領域   5 n+型ドレイン領域   6 第1n型オフセット拡散領域   7 LOCOS膜   8 ゲート絶縁膜   9 ゲート電極   10 半導体装置(デプレッション型nチャネルMOSFET)   11 層間絶縁膜   12 ソース電極   13、15 コンタクトホール   14 ドレイン電極   16 第2n-型オフセット拡散領域   31 エンハンスメント型nチャネルMOSFET   32 コンデンサ   GND 接地端子   IN 入力端子   OUT 出力端子   Vcc 電源端子   x 第2n-型オフセット拡散領域16とLOCOS膜7との間の距離

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