発明が解決しようとする課題[発明の詳細な説明]から抜粋

図２６および図２７は、図２５に示す縦型半導体装置５００のターンオフ時のキャリア(電子７４）の流れを示す。 図２６は、ターンオフ動作に入る前のオン状態の電子７４の流れを示す図である。オン状態では、ソースパッド電極５６からｎ⁺ソース領域６１へ流れ出た電子７４はチャネル反転層６７を通って第１ｎ^-ドリフト領域６９へ注入され、ｎ型ドリフト領域６０ｂを経由してｎ⁺ドレイン領域７１へ流れて行く。このとき、活性領域５３の周辺部のｎ⁺ソース領域６１から流れ出た電子７４は、ゲートパッド電極５７直下のｐ型仕切領域６０ａで並列ｐｎ層６０のｐ型仕切領域６０ａとｎ型ドリフト領域６０ｂが交互に繰り返す方向（図中点線矢視の横方向）へ広がることが阻害される。そのため、ドリフト層に並列ｐｎ層６０を形成しない縦型半導体装置において、電子７４の流れが並列ｐｎ層６０の繰り返し方向（図中横方向点線矢印で示す）と同じ方向（図中点線矢印）に広がる場合よりもオン抵抗は大きくなり、オン抵抗と耐圧のトレードオフ関係は必ずしも好ましいものではない。 図２７は、ターンオフ動作に移行して電圧が立ち上がる状態を示す図である。ｐウェル領域５５、およびｐ型仕切領域６０ａと、第１ｎ^-ドリフト領域６９、第２ｎ^-ドリフト領域７２、およびｎ型ドリフト領域６０ｂで構成される太線で示したｐｎ接合８０（ここでは太線は1か所のみ示した）から点線で示した空乏層８１が広がり始める。この空乏層８１により残留している電子７４は、ｎ⁺ドレイン領域７１へ掃き出されてゆく。 ターンオフ動作での電流密度は例えば１００Ａ／ｃｍ²と高く、その状態で空乏層８１内の電界強度が高まるとダイナミックアバランシェが発生する。このダイナミックアバランシェで大量に発生した正孔８３は、ｐウェル領域５５とｐ⁺コンタクト領域６２を通ってソースパッド電極５６に流れて行く。しかし、ゲートパッド電極５７下のｐウェル領域５５とｐ⁺コンタクト領域６２に入り込んだ正孔８３は、Ｑ方向にあるソースパッド電極５６まで長い距離を移動することになる。そのため、ｐウェル領域５５とｐ⁺コンタクト領域６２のＱ方向の抵抗Ｒにより、ゲートパッド電極５７の中央下のｐウェル領域５５とｐ⁺コンタクト領域６２の電位が上昇し、Ｅ部のｎ⁺ソース領域６１、ｐウェル領域５５、およびｎ型ドリフト領域６０ｂで構成される寄生ｎｐｎトランジスタが誤点弧する。この誤点弧により大量の後続電流が流れて破壊を起こす。つまりターンオフ（ダイナミックアバランシェ）耐量が低下する。一方、ソースパッド電極５６下のｐウェル領域５５とｐ⁺コンタクト領域６２に流れ込んだ正孔８３は、ｐ⁺コンタクト領域６２直上にあるソースパッド電極５６によって引き抜かれるのでこの現象は発生しない。 また、静的なアバランシェの場合も空乏層８１内で発生した正孔８３は同様の挙動を示し、ゲートパッド電極５７下でのアバランシェ耐量を低下させる。 図２８および図２９は、図２５の縦型半導体装置５００の寄生ダイオードの逆回復現象を示す図である。図２８は、寄生ダイオードに順方向電流が流れている状態を示す。図２９は、寄生ダイオードが逆回復している状態を示す。 図２８において、ソースパッド電極５６からｐウェル領域５５に注入された正孔８３は、ｐウェル領域５５、およびｐ型仕切領域６０ａと、第１ｎ^-ドリフト領域６９、第２ｎ^-ドリフト領域７２、およびｎ型ドリフト領域６０ｂで構成されるｐｎ接合８０を通して第２ｎ^-ドリフト領域７２に流れて行く。一方、ｎ⁺ドレイン領域７１から第２ｎ^-ドリフト領域７２に注入された電子７４は、ｎ型ドリフト領域６０ｂを通してｐ型仕切領域６０ａに流れて行く。これらの正孔８３と電子７４によって、並列ｐｎ層６０（円内９０）は電導度変調起こし、過剰キャリアが蓄積する。 図２９において、逆回復時には空乏層８１が前述したｐｎ接合８０から広がって行き、過剰な正孔８３はｐウェル領域５５およびｐ⁺コンタクト領域６２を経由してソースパッド電極５６へ掃き出される。一方、過剰な電子７４はｎ⁺ドレイン領域７１を経由してドレイン電極７３へ掃き出される。多数のキャリアが存在した状態で空乏層８１内の電界強度が高まるとダイナミックアバランシェが発生する。ゲートパッド電極５７下のダイナミックアバランシェで生じた多数の正孔８３は、Ｑ方向にあるソースパッド電極５６へ流れて行く。すると、図２７で説明したように、ゲートパッド電極５７下のＥ部の寄生ｎｐｎトランジスタが誤点弧する。そのため、ダイナミックアバランシェ耐量が低下する。 前述の図２６〜図２９で説明した現象は特許文献１，２においても発生することが推測される。 また、特許文献３では、プレーナ型素子であり、超接合型素子ではない。また、ゲートパッド電極直下を活性領域化することでオン抵抗を低減できるが、この手法のみでは電流経路はｐウェル領域が延伸する方向に限定される。そのため、ターンオフ時にはゲートパッド電極直下のｎ⁺ソース領域の終端（ゲートパッド電極に対向して配置されるソース電極にｎ⁺ソース領域が接続する個所）で電流密度が高くなり空乏層内の電界強度が高くなり、ダイナミックアバランシェが発生し易くなるという問題がある。 本発明は、前記の課題を解決して、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる縦型半導体装置およびその製造方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明によれば、高アバランシェ耐量、高ターンオフ耐量および高逆回復耐量を得ることができる縦型半導体装置およびその製造方法を提供する。