特開 2015-215213 半導体装置および半導体装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-215213(P2015-215213A)

(43)【公開日】2015年12月3日

(54)【発明の名称】半導体装置および半導体装置の制御方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20151106BHJP

   H03K 3/03 20060101ALI20151106BHJP

   H01L 21/822 20060101ALI20151106BHJP

   H01L 27/04 20060101ALI20151106BHJP

   H01L 21/8238 20060101ALI20151106BHJP

   H01L 27/092 20060101ALI20151106BHJP

【ＦＩ】

   G01R31/28 V

   H03K3/03

   H01L27/04 G

   H01L27/04 T

   H01L27/08 321B

   H01L27/08 321K

   G01R31/28 H

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】17

(21)【出願番号】特願2014-97655(P2014-97655)

(22)【出願日】2014年5月9日

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】正木 俊一郎

【テーマコード（参考）】

2G132

5F038

5F048

5J043

【Ｆターム（参考）】

2G132AA00

2G132AB07

2G132AC10

2G132AD10

2G132AE14

2G132AE18

2G132AH07

2G132AK07

2G132AK13

2G132AL00

5F038BB01

5F038BB08

5F038BG02

5F038BG05

5F038BG06

5F038BG09

5F038CD08

5F038CD09

5F038DF08

5F038DT10

5F038DT12

5F038DT17

5F038DT18

5F038EZ20

5F048AB04

5F048AB05

5F048AB10

5F048AC03

5F048BB14

5F048BE09

5J043AA03

5J043AA23

5J043LL01

(57)【要約】      （修正有）

【課題】リングオシレータを搭載し、その発振状態を測定することにより、信号の立ち上りと立下りがバランスするように調整可能な半導体装置を提供する。
【解決手段】ＰｍｏｓトランジスタPTrおよびＮｍｏｓトランジスタNTrを含むＣＭＯＳ回路を有する動作回路部21と、ＣＭＯＳインバータを含むリングオシレータ22と、Ｐｍｏｓトランジスタのバックバイアス値およびＮｍｏｓトランジスタのバックバイアス値を記憶する不揮発性メモリ23と、不揮発性メモリに記憶されたＰｍｏｓトランジスタのバックバイアス値に応じたＰｍｏｓバックバイアス、およびＮｍｏｓトランジスタのバックバイアス値に応じたＮｍｏｓバックバイアスを生成する電圧発生回路24と、を有する半導体装置。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１Ｐｍｏｓトランジスタおよび第１Ｎｍｏｓトランジスタを含むＣＭＯＳ回路を有する動作回路部と、
第２Ｐｍｏｓトランジスタおよび第２Ｎｍｏｓトランジスタを有するＣＭＯＳインバータを含むリングオシレータと、
前記リングオシレータが発振する前記第２ＰｍｏｓトランジスタのＰｍｏｓバックバイアスの第１限界値および前記第２ＮｍｏｓトランジスタのＮｍｏｓバックバイアスの第２限界値を検出し、前記第１限界値および前記第２限界値から前記ＣＭＯＳインバータの出力が対称に変化する前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの対称条件を求めて、前記対称条件から前記Ｐｍｏｓバックバイアスの第１の値および前記Ｎｍｏｓバックバイアスの第２の値を算出する試験装置と、
前記第１の値および前記第２の値を記憶する不揮発性メモリと、
前記第１の値を有する第１バックバイアスおよび前記第２の値を有する第２バックバイアスを生成して、前記第１バックバイアスを前記動作回路部の前記第１Ｐｍｏｓトランジスタへ入力し、前記第２バックバイアスを前記動作回路部の前記第１Ｎｍｏｓトランジスタへ入力する電圧発生回路と、を備えることを特徴とする半導体装置。

【請求項2】

前記試験装置は、前記ＰｍｏｓバックバイアスをＰｍｏｓ所定値に固定した上で、前記リングオシレータが発振する限界まで前記Ｎｍｏｓバックバイアスを低下させて前記第２限界値を求め、前記ＮｍｏｓバックバイアスをＮｍｏｓ所定値に固定した上で、前記リングオシレータが発振する限界まで前記Ｐｍｏｓバックバイアスを低下させて前記第１限界値を求めることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記試験装置は、前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスを２軸とする直行座標で、前記第２限界値と前記Ｐｍｏｓ所定値からなる第１座標点と、前記第１限界値と前記Ｎｍｏｓ所定値からなる第２座標点とを結ぶ線の垂直二等分線を求め、前記垂直二等分線の高速側に沿った前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの値の組として前記対称条件を求めることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記試験装置は、前記第１の値および前記第２の値を、前記垂直二等分線の高速側に沿った前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの値の複数の組から、動作周波数に応じて選択することを特徴とする請求項３に記載の半導体装置。

【請求項5】

第１Ｐｍｏｓトランジスタおよび第１Ｎｍｏｓトランジスタを含むＣＭＯＳ回路を有する動作回路部と、第２Ｐｍｏｓトランジスタおよび第２Ｎｍｏｓトランジスタを有するＣＭＯＳインバータを含むリングオシレータと、不揮発性メモリと、電圧発生回路と、を有する半導体装置において、
前記リングオシレータが発振する前記第２ＰｍｏｓトランジスタのＰｍｏｓバックバイアスの限界値および前記第２ＮｍｏｓトランジスタのＮｍｏｓバックバイアスの限界値を検出し、
前記Ｐｍｏｓバックバイアスの前記限界値および前記Ｎｍｏｓバックバイアスの前記限界値から、前記ＣＭＯＳインバータの出力が対称に変化する前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの対称条件を算出し、
前記不揮発性メモリに、前記対称条件から求めた前記Ｐｍｏｓバックバイアスの第１の値および前記Ｎｍｏｓバックバイアスの第２の値を記憶し、
前記第１の値を有する第１バックバイアスおよび前記第２の値を有する第２バックバイアスを前記電圧発生回路で生成し、
前記第１バックバイアスを前記動作回路部の前記第１Ｐｍｏｓトランジスタへ入力し、前記第２バックバイアスを前記動作回路部の前記第１Ｎｍｏｓトランジスタへ入力する、ことを特徴とする方法。

【請求項6】

前記Ｎｍｏｓバックバイアスの前記限界値は、前記ＰｍｏｓバックバイアスをＰｍｏｓ所定値に固定した上で、前記リングオシレータが発振する限界まで前記Ｎｍｏｓバックバイアスを低下させて求め、
前記Ｐｍｏｓバックバイアスの前記限界値は、前記ＮｍｏｓバックバイアスをＮｍｏｓ所定値に固定した上で、前記リングオシレータが発振する限界まで前記Ｐｍｏｓバックバイアスを低下させて求める請求項５に記載の方法。

【請求項7】

前記対称条件は、前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスを２軸とする直行座標で、前記Ｎｍｏｓバックバイアスの前記限界値と前記Ｐｍｏｓ所定値からなる第１座標点と前記Ｐｍｏｓバックバイアスの前記限界値と前記Ｎｍｏｓ所定値からなる第２座標点を結ぶ線の垂直二等分線を求め、前記垂直二等分線の高速側に沿った前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの値の組として求める請求項６に記載の方法。

【請求項8】

前記第１の値および前記第２の値は、前記垂直二等分線の高速側に沿った前記Ｐｍｏｓバックバイアスおよび前記Ｎｍｏｓバックバイアスの値の複数の組から、動作周波数に応じて選択する請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の制御方法に関する。

【背景技術】

【0002】

近年、半導体装置は、高性能化および高機能化に加えて、省電力化が求められている。特に、モバイル機器に搭載するＳｏＣ(System-on-Chip)は、省電力化が強く求められている。ここでは、モバイル機器に搭載するＳｏＣを例として説明を行うが、説明する実施形態はこれに限定されるものではない。

【0003】

ＳｏＣの省電力化のために、電源電圧の低電圧化、製造プロセスの改良等の各種の改善策が行われる。一方、ＳｏＣは、仕様を満たす性能を実現することが求められる。ＳｏＣの性能は、製造プロセスの影響を受け、同じ回路構成であっても、ロットごとに性能が変化し、さらに近年の先端プロセスでは、１枚のウェーハ内のチップでも性能が異なるという現象が発生している。低性能のＳｏＣが仕様を満たす電源電圧（内部電圧）を、他の比較的高性能のＳｏＣに適用すると、比較的高性能のＳｏＣは、無駄に消費電力が増加するという問題を生じる。そこで、各ＳｏＣにリングオシレータを搭載し、リングオシレータの発振状態を測定することにより、実際に製造されたＳｏＣの動作速度を測定し、仕様を満たす範囲で内部電源電圧をできる限り低く設定することにより、省電力化を図ることが行われている。具体的には、内部電源電圧が低下するとそれに応じてトランジスタの動作速度が低下し、発振周波数や発振するか否かなどのリングオシレータの発振状態も変化するので、所定の発振状態が得られる限界まで内部電源電圧を低下させる。

【0004】

リングオシレータの発振状態の測定は、量産試験時にＳｏＣの外部の測定器を使用して行い、測定した発振状態に応じて内部電源電圧を規定する不揮発性メモリの値を設定する。内部電源電圧は、例えば、チャージポンプ等の内部電圧発生回路により生成され、内部電圧発生回路は、不揮発性メモリから出力されるレベルに応じた内部電源電圧を出力する。

【0005】

近年、バックバイアスを変化させると動作周波数が大きく変化する製造プロセスが提案されている。この製造プロセスで製造されたＳｏＣは、内部電源電圧を調整する代わりに、バックバイアスを変化させることで、仕様を満たした上で省電力化を図ることが可能である。以下、このような製造プロセスで製造される半導体装置を例として説明を行う。

【0006】

ＳｏＣの回路は、省電力化のために、Ｐｍｏｓトランジスタ（以下、Ｐｍｏｓと略す）とＮｍｏｓトランジスタ（以下、Ｎｍｏｓと略す）を含むＣＭＯＳ回路で実現されるのが一般的である。例えば、インバータはＰｍｏｓとＮｍｏｓを電源端子間に直列に接続することにより実現する。これまで、ＣＭＯＳ回路のバックバイアスを変化させる場合、電圧生成回路によりＰｍｏｓバックバイアスとＮｍｏｓバックバイアスをそれぞれ発生するが、電圧生成回路のコントロール（制御）端子は共通であった。そのため、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスは、共通の制御信号にしたがって変化していた。例えば、共通の制御信号が増加するとＰｍｏｓバックバイアスとＮｍｏｓバックバイアスの差が増加し、共通の制御信号が減少するとバックバイアスの差が減少する。

【0007】

Ｐｍｏｓが非導通状態から導通状態に変化する時の速度が速い場合にはインバータの出力が低レベルから高レベルに変化する時の変化が速く、逆の場合にはインバータの出力が低レベルから高レベルに変化する時の変化が遅い。同様に、Ｎｍｏｓが非導通状態から導通状態に変化する時の速度が速い場合にはインバータの出力が高レベルから低レベルに変化する時の変化が速く、逆の場合にはインバータの出力が高レベルから低レベルに変化する時の変化が遅い。

【0008】

ＰｍｏｓとＮｍｏｓの動作速度は、半導体装置の製造プロセスに応じて異なり、両方が速い場合（ｆａｓｔ）、両方が遅い場合（ｓｌｏｗ）、Ｐｍｏｓが速く且つＮｍｏｓが遅い場合、Ｐｍｏｓが遅く且つＮｍｏｓが速い場合、および中間の場合などがある。例えば、Ｐｍｏｓが速く且つＮｍｏｓが遅い場合には、インバータの出力は、立ち上りが速く、立下りが遅くなる。

【0009】

１段のバッファは、インバータを２段直列に接続することにより実現される。上記のように、１つの制御信号でＰｍｏｓとＮｍｏｓのバックバイアスを変化させる場合、バッファ１段あたりの遅延のばらつきを抑えることができるが、立ち上りと立下りの変化速度の差を調整することはできない。これは、バッファを２個のインバータを直列に接続することにより形成しているため、ばらつきを抑えることができるのは、立ち上がりと立下りの遅延の合計値のみで、それぞれのばらつきは抑えることはできないためである。

【0010】

ＣＭＯＳ回路の動作は、立ち上がりと立下りで規定されるが、上記のように、一方は高速であるが、他方は低速である場合、リングオシレータの発振動作を含むＣＭＯＳ回路の動作速度は、主として低速側の速度で規定されることになる。このため、動作速度を維持しながら省電力化を図るためには、立ち上がりと立下りの速度が近似していることが望ましい。

【0011】

さらに、立ち上がりと立下りの一方のみを最適化する場合、分周回路を使用して周波数を低下させることにより、チップ外部での立ち上がりエッジの遅延を測定し最適化することが容易に行える。しかし、リングオシレータの発振のようなパルス幅が関係する場合には、周波数を低下させると情報が消えてしまうため簡易に測定することが困難である。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特開２００７−２８１２６７号公報

【特許文献2】特開２００３−１４２５９８号公報

【特許文献3】特開２００５−１３６３２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

実施形態によれば、リングオシレータを搭載し、その発振状態を測定することにより、信号の立ち上りと立下りがバランスするように調整可能な半導体装置が実現される。
さらに、実施形態によれば、信号の立ち上りと立下りをバランスさせて調整可能にすることにより、仕様を満たす範囲で一層の省電力化を図った半導体装置が実現される。

【課題を解決するための手段】

【0014】

実施形態の第１の態様の半導体装置は、動作回路部と、リングオシレータと、試験装置と、不揮発性メモリと、電圧発生回路と、を有する。動作回路部は、第１Ｐｍｏｓトランジスタおよび第１Ｎｍｏｓトランジスタを含むＣＭＯＳ回路を有する。リングオシレータは、第２Ｐｍｏｓトランジスタおよび第２Ｎｍｏｓトランジスタを有するＣＭＯＳインバータを含む。試験装置は、リングオシレータが発振する第２ＰｍｏｓトランジスタのＰｍｏｓバックバイアスの第１限界値および第２ＮｍｏｓトランジスタのＮｍｏｓバックバイアスの第２限界値を検出する。試験装置は、第１限界値および第２限界値からＣＭＯＳインバータの出力が対称に変化するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスの対称条件を求めて、対称条件からＰｍｏｓバックバイアスの第１の値およびＮｍｏｓバックバイアスの第２の値を算出する。不揮発性メモリは、第１の値および第２の値を記憶する。電圧発生回路は、第１の値を有する第１バックバイアスおよび第２の値を有する第２バックバイアスを生成して、第１バックバイアスを動作回路部の第１Ｐｍｏｓトランジスタへ入力し、第２バックバイアスを動作回路部の第１Ｎｍｏｓトランジスタへ入力する。

【0015】

実施形態の第２の態様の半導体装置の制御方法は、半導体装置の制御方法である。半導体装置は、第１Ｐｍｏｓトランジスタおよび第１Ｎｍｏｓトランジスタを含むＣＭＯＳ回路を有する動作回路部と、第２Ｐｍｏｓトランジスタおよび第２Ｎｍｏｓトランジスタを有するＣＭＯＳインバータを含むリングオシレータと、不揮発性メモリと、電圧発生回路と、を有する。第２の態様の半導体装置の制御方法によれば、リングオシレータが発振する第２ＰｍｏｓトランジスタのＰｍｏｓバックバイアスの限界値および第２ＮｍｏｓトランジスタのＮｍｏｓバックバイアスの限界値を検出する。次に、Ｐｍｏｓバックバイアスの限界値およびＮｍｏｓバックバイアスの限界値から、ＣＭＯＳインバータの出力が対称に変化するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスの対称条件を算出する。次に、不揮発性メモリに、対称条件から求めたＰｍｏｓバックバイアスの第１の値およびＮｍｏｓバックバイアスの第２の値を記憶する。次に、第１の値を有する第１バックバイアスおよび第２の値を有する第２バックバイアスを電圧発生回路で生成する。次に、第１バックバイアスを動作回路部の第１Ｐｍｏｓトランジスタへ入力し、第２バックバイアスを動作回路部の第１Ｎｍｏｓトランジスタへ入力する。

【発明の効果】

【0016】

実施形態の半導体装置によれば、リングオシレータを利用して、その発振状態を測定することにより、信号の立ち上りと立下りがバランスするように調整可能になる。
さらに、実施形態の半導体装置の制御方法によれば、リングオシレータを利用して、信号の立ち上りと立下りをバランスさせて調整可能になるので、仕様を満たす範囲で一層の省電力化を図れる。

【図面の簡単な説明】

【0017】

【図1】図１は、リングオシレータを搭載して回路の性能を測定し、仕様を満たす範囲で省電力化を図ったＳｏＣを試験する構成およびリングオシレータを示す図であり、（Ａ）がＳｏｃを試験する構成を、（Ｂ）がリングオシレータを示す。

【図2】図２は、論理回路等で広く使用されるバッファの構成を示す図であり、（Ａ）がバッファの表示を、（Ｂ）がバッファの構成を示す。

【図3】図３は、バッファの立ち上がりと立下りの遅延量が異なる、すなわち非対称（アンバランス）な場合の図２の（Ｂ）の各ノードにおける信号変化を示したタイムチャートである。

【図4】図４は、図３のタイムチャートにおいて、バッファの立ち上がりと立下りの遅延量が同じ場合を示す図である。

【図5】図５は、実施形態の半導体装置（ＳｏＣ）の性能を測定し、仕様を満たす範囲で省電力化を図ったＳｏＣを試験する構成およびリングオシレータを示す図であり、（Ａ）がＳｏｃを試験する構成を、（Ｂ）がリングオシレータを示す。

【図6】図６は、リングオシレータの回路構成を示す図である。

【図7】図７は、リングオシレータの設計手法を説明する図である。

【図8】図８は、試験工程における処理を示すフローチャートである。

【図9】図９は、Ｎｍｏｓバックバイアスの限界値を決定する処理を、図７の座標において説明する図である。

【図10】図１０は、Ｎｍｏｓバックバイアスの限界値を決定する処理を行う場合のリングオシレータの発振信号の変化例を示す図である。

【図11】図１１は、Ｐｍｏｓバックバイアスの限界値を決定する処理を、図７の座標において説明する図である。

【図12】図１２は、Ｐｍｏｓバックバイアスの限界値を決定する処理を行う場合のリングオシレータの発振信号の変化例を示す図である。

【図13】図１３は、Ｎｍｏｓバックバイアスの限界値およびＰｍｏｓバックバイアスの限界値から、所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスの候補を決定する処理を、図７の座標において説明する図である。

【図14】図１４は、決定した候補から、所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを決定する処理を説明する図である。

【発明を実施するための形態】

【0018】

実施形態を説明する前に、リングオシレータを搭載し、リングオシレータの発振状態を測定することにより、実際に製造された回路の性能を測定し、仕様を満たす範囲で省電力化を図ったＳｏＣについて説明する。

【0019】

図１は、リングオシレータを搭載して回路の性能を測定し、仕様を満たす範囲で省電力化を図ったＳｏＣを試験する構成およびリングオシレータを示す図であり、（Ａ）がＳｏｃを試験する構成を、（Ｂ）がリングオシレータを示す。

【0020】

図１の（Ａ）に示すように、ＳｏＣ１０は、論理回路１１と、リングオシレータ１２と、不揮発性メモリ１３と、電圧生成回路１４と、を有する。ＳｏＣ１０の各部は、ＣＭＯＳ回路で実現される。

【0021】

論理回路１１は、ＳｏＣ１０の機能を実現する動作を行う動作回路である。電圧生成回路１４は、チャージポンプ等で実現される。電圧生成回路１４は、外部電源から、不揮発性メモリ１３に記憶されたコントロールデータに応じたＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを生成し、論理回路１１およびリングオシレータ１２等のＳｏＣ１０の各部に供給する。なお、電圧生成回路１４は、ＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスに加えて、内部電源電圧等を生成する場合もある。不揮発性メモリ１３は、電気的に書き換え可能なフラッシュメモリで実現される。

【0022】

電圧生成回路１４は、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスをそれぞれ発生するが、電圧生成回路のコントロール（制御）端子は共通である。そのため、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスは、共通の制御信号にしたがって変化する。例えば、共通の制御信号が増加するとＰｍｏｓバックバイアスとＮｍｏｓバックバイアスの差が増加し、共通の制御信号が減少するとバックバイアスの差が減少する。電圧生成回路１４が生成するＰｍｏｓバックバイアスとＮｍｏｓバックバイアスが変化すれば、ＳｏＣ１０の消費電力および動作可能な限界周波数が変化する。

【0023】

リングオシレータ１２は、図１の（Ｂ）に示すように、奇数個のインバータ１６を直列に接続し、最終段のインバータの出力を初段のインバータに入力するように接続したインバータ列を有し、自己発振する回路である。リングオシレータ１２の発振周期は、各段のインバータの遅延量を合計した時間であり、インバータの遅延量は、インバータを形成するＰｍｏｓとＮｍｏｓの動作速度により決定され、製造プロセスにより変化する。そのため、リングオシレータ１２の発振周期、すなわち発振周波数を測定することにより、ＰｍｏｓとＮｍｏｓの動作速度を推定することができる。また、ＰｍｏｓとＮｍｏｓの動作速度が低下すると、リングオシレータ１２は発振しなくなる。

【0024】

製造工程の試験時には、ＳｏＣ１０に検査装置５を接続し、リングオシレータ１２の発振状態（発振周波数または発振するか否か）を測定できる状態にする。そして、不揮発性メモリ１３のデータを順次変化させることにより、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスを変化させ、リングオシレータ１２の発振状態（発振周波数または発振するか否か）を測定して、仕様を満たし且つ消費電力を低くした状態に設定する。

【0025】

図２は、論理回路等で広く使用されるバッファの構成を示す図であり、（Ａ）がバッファの表示を、（Ｂ）がバッファの構成を示す。

【0026】

図２の（Ａ）に示すバッファ１７は、２個のインバータ１８および１９と直列に接続することにより実現される。したがって、図１の（Ｂ）のリングオシレータ１２は、所定数のバッファを直列に接続し、さらにインバータを直列に接続した回路である。

【0027】

ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスを変化させることにより、バッファの遅延量が変化するので、バッファ１段あたりの遅延のばらつきを抑えることができる。しかし、図２の（Ｂ）に示すように、バッファはインバータを２段（または偶数段）接続することにより形成されるため、ばらつきを抑えることができるのは、立ち上がりと立下りの遅延量の合計値のみで、それぞれのばらつきは抑えることはできない。

【0028】

図３は、バッファの立ち上がりと立下りの遅延量が異なる、すなわち非対称（アンバランス）な場合の図２の（Ｂ）の各ノードにおける信号変化を示したタイムチャートである。１段目のインバータ１８の入力ノードをＸで、１段目のインバータ１８の出力ノード（２段目のインバータ１９の入力ノード）をＹで、２段目のインバータ１９の出力ノードをＺで、それぞれ表す。

【0029】

図３の例では、立ち上りが高速で、立下りが低速であり、Ｘノードの立ち上りに対してＹノードが立ち下る時の遅延量Ｂは、Ｙノードの立下りに対してＺノードが立ち上がる時の遅延量Ｃより大きい。Ｘノードの立ち上りに対してＺノードが立ち上がるまでのバッファ１段の遅延量Ａは、遅延量Ｂと遅延量Ｃの和、すなわち、Ａ＝Ｂ＋Ｃである。図３の例では、ＢとＣの差は比較的小さいが、変化速度が遅くなる方向にＰｍｏｓバックバイアスとＮｍｏｓバックバイアスを変化させると、遅延量Ｂの増加率は遅延量Ｃの増加量より益々大きくなる。

【0030】

そのため、立ち上がりと立下りの一方は高速であるが、他方は低速である場合、バッファの遅延量は、主として低速側の速度で規定されることになる。これは、リングオシレータの発振動作を含むＣＭＯＳ回路の動作速度についても同様である。このため、動作速度を維持しながら省電力化を図るためには、立ち上がりと立下りの速度が近似していることが望ましい。

【0031】

図４は、図３のタイムチャートにおいて、バッファの立ち上がりと立下りの遅延量が同じ場合を示す図である。
図４に示すように、バッファの立ち上がりと立下りの遅延量が同じ場合であれば、動作速度を維持しながらより一層省電力化できる。

【0032】

バッファ、すなわちＣＭＯＳインバータの立ち上がりと立下りの変化速度（立ち上がりと立下りの遅延量）は、ＰｍｏｓトランジスタとＮｍｏｓトランジスタの動速度で決定される。そのため、バッファ（インバータ）の立ち上がりと立下りの遅延量が同じになるように調整するには、ＰｍｏｓとＮｍｏｓの動速度をそれぞれ調整できることが求められる。

【0033】

以下に説明する実施形態の半導体装置（ＳｏＣ）では、ＰｍｏｓとＮｍｏｓの動速度をそれぞれ調整できるようにすることで、バッファ（インバータ）の立ち上がりと立下りの遅延量が同じになるように調整できるようにする。さらに、このような半導体装置であれば、製造工程の試験時に、リングオシレータを利用して、信号の立ち上りと立下りをバランスさせて動作速度を調整可能になるので、仕様を満たす範囲で一層の省電力化を図れる。

【0034】

図５は、実施形態の半導体装置（ＳｏＣ）の性能を測定し、仕様を満たす範囲で省電力化を図ったＳｏＣを試験する構成およびリングオシレータを示す図であり、（Ａ）がＳｏｃを試験する構成を、（Ｂ）がリングオシレータを示す。

【0035】

図５の（Ａ）に示すように、実施形態の半導体装置ＳｏＣ２０は、論理回路２１と、リングオシレータ２２と、不揮発性メモリ２３と、電圧生成回路２４と、を有する。
論理回路２１は、ＳｏＣ２０の機能を実現する動作を行う動作回路である。電圧生成回路２４は、チャージポンプ等で実現され、外部電源から、不揮発性メモリ２３に記憶されたデータに応じたＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを生成し、論理回路２１およびリングオシレータ２２等のＳｏＣ１０の各部に供給する。なお、電圧生成回路２４が、外部電源から、内部電圧等を発生するようにしてもよい。不揮発性メモリ２３は、電気的に書き換え可能なフラッシュメモリで実現され、生成するＰｍｏｓバックバイアスを指示するデータと、生成するＮｍｏｓバックバイアスを指示するデータと、を記憶しており、２つのデータを電圧生成回路２４に出力する。したがって、電圧生成回路２４が生成するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスは、独立して変化させることができる。電圧生成回路２４が生成するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスが変化すれば、ＳｏＣ２０の消費電力および動作可能な限界周波数が変化する。

【0036】

ＳｏＣ２０の各部は、ＣＭＯＳ回路で実現される。ＣＭＯＳインバータは、電源ＶＤＤとＧＮＤ間に直列に接続したＰｍｏｓトランジスタＰＴｒとＮｍｏｓトランジスタＮＴｒと、を有する。Ｐｍｏｓバックバイアスは、ＰｍｏｓトランジスタＰＴｒのチャネルに供給され、Ｎｍｏｓバックバイアスは、ＮｍｏｓトランジスタＮＴｒのチャネルに供給される。なお、ＣＭＯＳインバータを例として示したが、論理回路２１を形成する回路素子もＰｍｏｓトランジスタとＮｍｏｓトランジスタからなるＣＭＯＳ回路で実現され、それらのチャネルには、ＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスが供給される。

【0037】

図６は、リングオシレータ２２の回路構成を示す図である。
リングオシレータ２２は、図６に示すように、奇数個のインバータ２６を直列に接続し、最終段のインバータの出力を初段のインバータに入力するように接続したインバータ列を有し、自己発振する回路である。リングオシレータ２２の発振状態（発振周波数、発振するか否か）を測定することにより、リングオシレータ２２のインバータを形成するＰｍｏｓとＮｍｏｓの動作速度を推定することができる。図６に示すように、リングオシレータ２２のインバータ２６を形成するＰｍｏｓとＮｍｏｓのチャネルに、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスが供給される。ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスを独立に変化させることにより、ＰｍｏｓとＮｍｏｓの変化速度、すなわち、インバータ２６の立ち上りと立下り速度を独立して変化させることができる。

【0038】

図７は、リングオシレータ２２の設計手法を説明する図である。
前述のように、ＳｏＣ２０のＰｍｏｓおよびＮｍｏｓの動作特性は、製造プロセスでの出来具合に応じて異なる。図７は、横軸にＰｍｏｓバックバイアスの電圧値を、縦軸にＮｍｏｓバックバイアスの電圧値をとり、リングオシレータ２２が発振するか否かの状態を示している。

【0039】

図７において、参照符号ＤおよびＥで示す細長い領域は、少なくともこの領域の条件では、リングオシレータ２２が所望の周波数（例えば１００ＭＨｚ）よりも速い周波数で発振することが求められる。参照符号Ｆで示すポイント（点）は、少なくともこのポイントでは、全プロセス条件で、リングオシレータ２２が発振するように、リングの段数と配線が調整される。参照符号ＧおよびＨで示すポイントは、少なくともこのポイントでは、全プロセス条件で、リングオシレータ２２が発振を停止するように、リングの段数と配線が調整される。

【0040】

リングオシレータ２２は、図７で説明した条件を満たすように設計される。
製造工程においは、図５の（Ａ）に示すように、製造したＳｏＣ２０に検査装置６を接続し、リングオシレータ２２の発振状態（発振周波数または発振するか否か）を測定できる状態にする。そして、不揮発性メモリ２３のデータを順次変化させることにより、ＰｍｏｓバックバイアスとＮｍｏｓバックバイアスをそれぞれ独立に変化させ、リングオシレータ１２の発振状態（発振周波数または発振するか否か）を測定する。その測定結果に基づいて、不揮発性メモリ２３のＰｍｏｓバックバイアスとＮｍｏｓバックバイアスのデータを設定し、仕様を満たし且つ消費電力を低くした状態に設定する。

【0041】

図８は、上記の試験工程における処理を示すフローチャートである。
図８のフローチャートにおけるステップＳ１１からＳ１４は、Ｎｍｏｓバックバイアスの限界値を決定する処理であり、ステップＳ１５からＳ１８は、Ｐｍｏｓバックバイアスの限界値を決定する処理である。また、ステップＳ１９からＳ２２は、Ｎｍｏｓバックバイアスの限界値およびＰｍｏｓバックバイアスの限界値から、所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを決定する処理である。

【0042】

図９は、Ｎｍｏｓバックバイアスの限界値を決定する処理を、図７の座標において説明する図である。

【0043】

図１０は、Ｎｍｏｓバックバイアスの限界値を決定する処理を行う場合のリングオシレータ２２の発振信号の変化例を示す図である。

【0044】

図９および図１０を参照して、ステップＳ１１からＳ１４のＮｍｏｓバックバイアスの限界値を決定する処理を説明する。

【0045】

ステップＳ１１では、Ｐｍｏｓバックバイアスを代表値（Ｔｙｐ値）に、ＮｍｏｓバックバイアスをＦａｓｔ値に設定する。ここでは、ＰｍｏｓバックバイアスのＴｙｐ値は、Ｆａｓｔ値とＳｌｏｗ値の中間値であり、ステップＳ１１での設定ポイントは、図９の参照符号Ｉで示すポイントである。図７で説明したように、このポイントＩは領域Ｄ内であり、リングオシレータ２２が所望の周波数以上で発振する。

【0046】

ステップＳ１２では、Ｎｍｏｓバックバイアスを１段階低下させる。Ｎｍｏｓバックバイアスを変化させる段数および１段当たりの変化電圧量は、不揮発性メモリ２３に記憶するデータのビット数と電圧生成回路２４の回路構成により適宜設定され、１段階低下させることにより、発振周波数が低下するように決められる。Ｎｍｏｓバックバイアスを１段階低下させることにより、リングオシレータ２２の発振信号は、図１０のように、立下りがより遅くなり、発振周波数が１段階低下する。

【0047】

ステップＳ１３では、リングオシレータ２２が発振を停止したかを判定し、停止していなければステップＳ１２に戻り、停止すればステップＳ１４に進む。これにより、リングオシレータ２２の発振信号は、図１０のように、段階的に遅れが増加し、やがて発振しなくなる。この変化は、図９のポイントＩからＪに至る変化に対応し、ポイントＪより１段階下で発振が停止する。

【0048】

ステップＳ１４では、発振が停止した段階から１段階戻したＮｍｏｓバックバイアスを限界Ｎｍｏｓバックバイアスとして決定する。限界Ｎｍｏｓバックバイアスは、図９のポイントＪのＮｍｏｓバックバイアス電圧に対応する。このようにして、限界Ｎｍｏｓバックバイアスが決定される。

【0049】

図１１は、Ｐｍｏｓバックバイアスの限界値を決定する処理を、図７の座標において説明する図である。
図１２は、Ｐｍｏｓバックバイアスの限界値を決定する処理を行う場合のリングオシレータ２２の発振信号の変化例を示す図である。

【0050】

図１１および図１２を参照して、ステップＳ１５からＳ１８のＰｍｏｓバックバイアスの限界値を決定する処理を説明する。
ステップＳ１５では、Ｎｍｏｓバックバイアスを代表値（Ｔｙｐ値）に、ＰｍｏｓバックバイアスをＦａｓｔ値に設定する。ここでは、ＮｍｏｓバックバイアスのＴｙｐ値は、Ｆａｓｔ値とＳｌｏｗ値の中間値であり、ステップＳ１５での設定ポイントは、図１１の参照符号Ｋで示すポイントである。図７で説明したように、このポイントＫは領域Ｅ内であり、リングオシレータ２２が所望の周波数以上で発振する。

【0051】

ステップＳ１６では、Ｐｍｏｓバックバイアスを１段階低下させる。Ｐｍｏｓバックバイアスを変化させる段数および１段当たりの変化電圧量は、不揮発性メモリ２３に記憶するデータのビット数と電圧生成回路２４の回路構成により適宜設定され、１段階低下させることにより、発振周波数が低下するように決められる。Ｐｍｏｓバックバイアスを１段階低下させることにより、リングオシレータ２２の発振信号は、図１２のように、立ち上りが遅くなり、発振周波数が１段階低下する。

【0052】

ステップＳ１７では、リングオシレータ２２が発振を停止したかを判定し、停止していなければステップＳ１６に戻り、停止すればステップＳ１８に進む。これにより、リングオシレータ２２の発振信号は、図１２のように、段階的に遅れが増加し、やがて発振しなくなる。この変化は、図１１のポイントＫからＬに至る変化に対応し、ポイントＬより１段階下で発振が停止する。

【0053】

ステップＳ１８では、発振が停止した段階から１段階戻したＰｍｏｓバックバイアスを限界Ｐｍｏｓバックバイアスとして決定する。限界Ｐｍｏｓバックバイアスは、図１１のポイントＬのＮｍｏｓバックバイアス電圧に対応する。このようにして、限界Ｐｍｏｓバックバイアスが決定される。

【0054】

図１３は、Ｎｍｏｓバックバイアスの限界値およびＰｍｏｓバックバイアスの限界値から、所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスの候補を決定する処理を、図７の座標において説明する図である。
図１４は、決定した候補から、所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを決定する処理を説明する図である。

【0055】

図１３および図１４を参照して、ステップＳ１９からＳ２２の所望の仕様を実現するＰｍｏｓバックバイアスおよびＮｍｏｓバックバイアスを決定する処理を説明する。
ステップＳ１９では、図１３の座標において、Ｎｍｏｓバックバイアスの限界値に対応するポイントＪとＰｍｏｓバックバイアスの限界値に対応するポイントＬを結ぶ直線Ｍの垂直二等分線Ｎを求める。

【0056】

ステップＳ２０では、垂直二等分線ＮのＦａｓｔ側に近い領域Ｏ内のステップ値のポイントＱをリストアップする。領域Ｏは、ＣＭＯＳ回路における信号の立ち上りと立下りが対称となる（バランスした）とみなせる、ＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスの範囲を示す。前述のように、ＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスは、ステップで段階的に変化するため、ＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスの組が、領域Ｏ内でとり得るポイントが存在する。ステップ２０では、このようなポイントＱをリストアップする。参照番号Ｓは、直線Ｍにもっとも近い領域Ｏ内のポイントを示す。

【0057】

なお、垂直二等分線ＮのＳｌｏｗ側に近い領域Ｐ内のステップ値のポイントＲは、直線ＭよりＳｌｏｗ側であるため、リングオシレータ２２は発振せず、ＳｏＣ２０が正常に動作しないポイントである。

【0058】

ステップＳ２１では、ステップＳ２０でリストアップしたポイントについて、リングオシレータ２２の発振周波数を測定し、仕様に対応する発振周波数を得られるもっともＳｌｏｗ側のポイントを選択する。

【0059】

図１４に示すように、リストアンプしたポイントにおける発振周波数は、Ｓｌｏｗ側から順に、５１ＭＨｚ、７２ＭＨｚ、１０５ＭＨｚ、１３５ＭＨｚ、１７２ＭＨｚおよび２１０ＭＨｚである。リングオシレータ２２が１００ＭＨｚの動作周波数で動作するのに対応する動作速度であることが求められる使用の場合には、発振周波数が１００ＭＨｚのポイントを選択する。

【0060】

ステップＳ２２では、選択したポイントのＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスに対応するデータを不揮発性メモリ２３に設定する。
以上のようにして、制御したＳｏＣを、所望の仕様を満たし且つ消費電力の小さい状態で使用状態になるＳｏＣとして出荷することが可能になる。

【0061】

従来の一般的なＣＭＯＳプロセスでは、バックバイアスをコントロールしても発振停止に至るような劇的な変化は観測できず、バックバイアスをコントロールして動作周波数を調整することは行われていなかった。近年、バックバイアスを変化させることにより動作周波数を変化させる制御方法が提案されている。しかし、バックバイアスのコントロールは、１つの制御信号で行われ、ＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスを独立してコントロールすることは行われておらず、前述の課題があった。

【0062】

これに対して、実施形態の半導体装置およびその制御方法では、ＮｍｏｓバックバイアスおよびＰｍｏｓバックバイアスを独立してコントロールするため、信号の立ち上りと立下りがバランスするように調整可能である。これにより、仕様を満たす範囲で一層の省電力化を図った半導体装置を制御できる。

【0063】

前述のように、これまでもＰｍｏｓバックバイアスとＮｍｏｓバックバイアスは、電圧生成回路で別々に生成されていたが、電圧生成回路のコントロール端子は共通であった。したがって、実施形態の半導体装置を実現するために追加する回路は、電圧生成回路のコントロール端子がＰｍｏｓ用とＮｍｏｓ用の２倍になることと、不揮発性メモリの容量が２倍になることである。これらの領域は小さいチップであっても数％程度であるため、回路増加は数％程度に抑えられる。

【0064】

実施形態の半導体装置は、５５ｎｍプロセスの概算で，同一周波数であればクロック伝送距離で２倍、同一伝送距離であれば１．５倍程度周波数を増加させたクロックを伝送することができる。また、副次的な効果としてＰｍｏｓおよびＮｍｏｓのバランス改善により、ＦＦなども数％程度動作周波数が向上する。

【0065】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0066】

６ 検査装置
２０ 半導体装置（ＳｏＣ）
２１ 論理回路
２２ リングオシレータ
２３ 不揮発性メモリ
２４ 電圧生成回路
２６ インバータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】