特開 2015-215935 冗長情報圧縮方法および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-215935(P2015-215935A)

(43)【公開日】2015年12月3日

(54)【発明の名称】冗長情報圧縮方法および半導体装置

(51)【国際特許分類】

   G11C 29/00 20060101AFI20151106BHJP

   G11C 11/413 20060101ALI20151106BHJP

【ＦＩ】

   G11C29/00 603J

   G11C29/00 603K

   G11C11/34 341C

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

【全頁数】21

(21)【出願番号】特願2014-99615(P2014-99615)

(22)【出願日】2014年5月13日

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】穐吉 秀雄

【テーマコード（参考）】

5B015

5L106

【Ｆターム（参考）】

5B015HH01

5B015JJ37

5L106AA00

5L106CC01

(57)【要約】

【課題】冗長情報をより一層圧縮可能として、半導体チップに占める冗長情報の記憶領域を低減することができる冗長情報圧縮方法および半導体装置の提供を図る。
【解決手段】冗長処理が可能な複数のマクロにおいて、不良となるビットを含むマクロのマクロ番号(１０bit)、および、前記不良となるビットの位置を示す不良ビット位置情報(７bit)を含む冗長情報を圧縮する冗長情報圧縮方法であって、前記不良となるビットを含むマクロの不良ビット位置情報(７bit)を設定し、前記設定された不良ビット位置情報(７bit)と同じ不良ビット位置情報を有するマクロのマクロ番号(１０bit)を纏める。
【選択図】図６

【特許請求の範囲】

【請求項1】

冗長処理が可能な複数のマクロにおいて、不良となるビットを含むマクロのマクロ番号、および、前記不良となるビットの位置を示す不良ビット位置情報を含む冗長情報を圧縮する冗長情報圧縮方法であって、
前記不良となるビットを含むマクロの不良ビット位置情報を設定し、
前記設定された不良ビット位置情報と同じ不良ビット位置情報を有するマクロのマクロ番号を纏める、
ことを特徴とする冗長情報圧縮方法。

【請求項2】

前記マクロ番号は、複数の前記マクロにおける１つを特定する第１ビット列で表され、
前記不良ビット位置情報は、それぞれの前記マクロにおける前記不良となるビットを特定する第２ビット列で表され、
前記第１ビット列は、前記第２ビット列よりも大きい、
ことを特徴とする請求項１に記載の冗長情報圧縮方法。

【請求項3】

前記不良ビット位置情報の設定は、
前記不良となるビットを含む前記マクロから、前記第２ビット列により設定する、
ことを特徴とする請求項１または請求項２に記載の冗長情報圧縮方法。

【請求項4】

前記不良ビット位置情報の設定は、
複数ビット列の最初の識別信号を第１値とした後、前記第２ビット列により設定し、
前記のマクロ番号の纏めは、
複数ビット列の最初の識別信号を第２値とした後、前記第１ビット列により設定する、
ことを特徴とする請求項３に記載の冗長情報圧縮方法。

【請求項5】

前記不良ビット位置情報の設定は、
前記不良ビット位置情報を順番にインクリメントして設定する、
ことを特徴とする請求項１または請求項２に記載の冗長情報圧縮方法。

【請求項6】

前記不良ビット位置情報の設定は、
複数ビット列の最初の識別信号を第１値としてインクリメントし、
前記のマクロ番号の纏めは、
複数ビット列の最初の識別信号を第２値とした後、前記第１ビット列により設定する、
ことを特徴とする請求項５に記載の冗長情報圧縮方法。

【請求項7】

冗長処理が可能な複数の前記マクロと、
請求項１乃至請求項６のいずれか１項に記載の冗長情報圧縮方法により圧縮された冗長情報が記憶される冗長情報記憶部と、
前記冗長情報記憶部から、圧縮された前記冗長情報を受け取って、前記不良ビット位置情報、および、前記不良ビット位置情報に対応する前記マクロ番号を出力する冗長情報解凍部と、を有する、
ことを特徴とする半導体装置。

【請求項8】

前記冗長情報解凍部は、
前記複数ビット列の最初の識別信号が第１値か第２値かを判定する識別情報レジスタと、
前記識別信号が第１値のとき、前記識別信号に続く前記第２ビット列から前記不良ビット位置情報を出力し、前記識別信号が第２値のとき、前記識別信号に続く前記第１ビット列から前記マクロ番号を出力する第１不良ビット位置・マクロ番号振り分け回路と、を含む区切り識別回路を有する、
ことを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記冗長情報解凍部は、さらに、
前記識別信号が第２値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記マクロ番号を保持して出力するマクロ番号レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記不良ビット位置を保持して出力する不良ビット位置レジスタと、を有する、
ことを特徴とする請求項８に記載の半導体装置。

【請求項10】

前記冗長情報解凍部は、
前記複数ビット列の最初の識別信号が第１値か第２値かを判定する識別情報レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置情報を順番にインクリメントし、前記識別信号が第２値のとき、前記識別信号に続く前記第１ビット列から前記マクロ番号を出力する不良ビット位置・マクロ番号振り分け回路と、を含む区切り識別回路を有する、
ことを特徴とする請求項７に記載の半導体装置。

【請求項11】

前記冗長情報解凍部は、さらに、
前記識別信号が第２値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記マクロ番号を保持して出力するマクロ番号レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置・マクロ番号振り分け回路からのインクリメント信号に従って前記不良ビット位置をインクリメントして出力する不良ビット位置カウンタと、を含む、
ことを特徴とする請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で言及する実施例は、冗長情報圧縮方法および半導体装置に関する。

【背景技術】

【0002】

従来、冗長情報は、圧縮せずに記憶していたが、半導体製造技術の進歩に伴って、例えば、半導体チップに搭載されるＳＲＡＭ(Static Random Access Memory)マクロの数および容量が増加し、その結果、冗長情報も増大している。

【0003】

例えば、混載ＳＲＡＭ(Embedded SRAM)は、複数のＳＲＡＭマクロで形成され、ＡＳＩＣ(Application Specific Integrated Circuit)やプロセッサ等の半導体集積回路と同じ半導体チップ(ダイ)に搭載され、キャッシュメモリや画像メモリとして利用される。なお、マクロとは、機能ブロックのことであり、ＳＲＡＭマクロとは、ＳＲＡＭメモリアレーを有するメモリブロックである。

【0004】

上述したように、例えば、半導体チップに搭載されるＳＲＡＭマクロの数および容量は、半導体製造技術の進歩に伴って増加の一途をたどっている。このようなＳＲＡＭマクロでは、一般的に、製造工程等に起因した不良ビットが含まれるため、冗長処理が行われている。

【0005】

すなわち、複数のＳＲＡＭマクロにおいて、例えば、不良ビットが含まれるＳＲＡＭマクロの番号(マクロ番号)，および，そのＳＲＡＭマクロにおける不良ビットの位置情報を含む冗長情報を持たせてその不良ビットの救済を行っている。

【0006】

ここで、冗長情報は、例えば、電子ヒューズ(ｅＦＵＳＥ)に記憶することが多いが、電子ヒューズを微細化するのは難しく、半導体チップにおける電子ヒューズの占有面積が問題になっている。

【0007】

そのため、冗長情報を圧縮して容量を削減することが考えられている。例えば、マクロ番号および不良ビット位置情報を組にして記憶し、冗長情報を圧縮する手法が提案されている。

【0008】

ところで、従来、冗長情報を圧縮して容量を削減する冗長情報圧縮方法、および、その冗長情報圧縮方法を適用した半導体装置としては、様々な提案がなされている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００７−１９３８７９号公報

【特許文献2】特開２００９−０４３３２８号公報

【特許文献3】特開２００２−２６１５９９号公報

【特許文献4】特開２００８−２５７４７４号公報

【特許文献5】特開２０１０−２３２７１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

前述したように、例えば、マクロ番号および不良ビット位置情報を組にして記憶することで、冗長情報を圧縮する手法が提案されているが、それだけでは、近年の冗長情報の増大に対応するのが難しくなっている。

【0011】

すなわち、例えば、半導体チップに搭載されるマクロ数および容量の増加は甚だしく、それに伴って、冗長情報も非常に大きなものとなっている。そのため、単に、マクロ番号および不良ビット位置情報を組にした冗長情報の圧縮では、半導体チップに占める冗長情報の記憶領域が大きくなり、本来の回路として使用する領域を狭めてしまうという問題がある。

【課題を解決するための手段】

【0012】

一実施形態によれば、冗長処理が可能な複数のマクロにおいて、不良となるビットを含むマクロのマクロ番号、および、前記不良となるビットの位置を示す不良ビット位置情報を含む冗長情報を圧縮する冗長情報圧縮方法が提供される。

【0013】

前記冗長情報圧縮方法において、前記不良となるビットを含むマクロの不良ビット位置情報を設定し、前記設定された不良ビット位置情報と同じ不良ビット位置情報を有するマクロのマクロ番号を纏める。

【発明の効果】

【0014】

開示の冗長情報圧縮方法および半導体装置は、冗長情報をより一層圧縮可能として、半導体チップに占める冗長情報の記憶領域を低減することができるという効果を奏する。

【図面の簡単な説明】

【0015】

【図1】図１は、冗長情報を説明するための図である。

【図2】図２は、冗長されるマクロの個数とその割合の関係を説明するための図である。

【図3】図３は、冗長情報圧縮方法の一例を説明するための図である。

【図4】図４は、図３に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図である。

【図5】図５は、図４に示す半導体装置の要部を説明するための図である。

【図6】図６は、冗長情報圧縮方法の第１実施例を説明するための図である。

【図7】図７は、図６に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図である。

【図8】図８は、図７に示す半導体装置の要部を説明するための図である。

【図9】図９は、図７および図８に示す半導体装置における区切り識別回路の一例を説明するための状態遷移図である。

【図10】図１０は、図７に示す半導体装置におけるＳＲＡＭマクロの一例を示すブロック図である。

【図11】図１１は、図７に示す半導体装置におけるセレクタの一例を示すブロック図である。

【図12】図１２は、冗長情報圧縮方法の第２実施例を説明するための図である。

【図13】図１３は、図１２に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図である。

【図14】図１４は、図１３に示す半導体装置の要部を説明するための図である。

【図15】図１５は、図１３および図１４に示す半導体装置における区切り識別回路の一例を説明するための状態遷移図である。

【図16】図１６は、第２実施例の冗長情報圧縮方法の効果を説明するための図である。

【発明を実施するための形態】

【0016】

まず、冗長情報圧縮方法および半導体装置の実施例を詳述する前に、図１および図２を参照して、冗長情報を説明し、さらに、図３〜図５を参照して、冗長情報圧縮方法および半導体装置の一例、並びに、その問題点を説明する。

【0017】

図１は、冗長情報を説明するための図であり、圧縮を行わない場合の冗長情報の処理を説明するためのものである。図１に示されるように、圧縮を行わない場合、ＳＲＡＭマクロの冗長は、マクロ毎に行うため、マクロ毎に不良ビット位置(例えば、５〜１６ビット程度)の情報を、１：１で対応させて記憶する。

【0018】

すなわち、冗長情報は、不良ビット位置情報をマクロ数分だけ記憶することになるため、例えば、マクロ数が増えると冗長されるマクロ数が少なくても、情報量は非常に大きなものとなる。

【0019】

ところで、前述したように、冗長情報(マクロ数分だけの不良ビット位置情報)は、例えば、電子ヒューズに記憶される。この電子ヒューズは、半導体製造技術が進歩しても、微細化するのは難しく、半導体チップにおける電子ヒューズ(冗長情報)の占有面積が問題になっている。

【0020】

すなわち、例えば、半導体チップに搭載されるＳＲＡＭマクロの数および容量の増加に伴って、冗長情報も非常に大きなものとなり、半導体チップに占める冗長情報の記憶領域が増大して、本来の回路として使用する領域を狭めてしまうことにもなって来ている。

【0021】

図２は、冗長されるマクロの個数とその割合の関係を説明するための図であり、例として、ＳＲＡＭマクロ(冗長マクロ)を１０２４個搭載した場合における、実際に冗長されるマクロの個数(冗長されたマクロ数)とその割合(比率)の関係を示すものである。

【0022】

すなわち、図２は、例として、ＳＲＡＭマクロの容量を５１２キロビット(Ｋbit)、ＳＲＡＭマクロの搭載個数を１０２４個とし、セルの不良率を１／千万(1/10Ｍbit)とした場合において、冗長されたマクロ数(横軸)と、その比率(縦軸)の関係を示している。ここで、マクロの容量は、例えば、４ｋｗ×１２８bit＝５１２Ｋbitとされている。

【0023】

図２における参照符号ＰＰに示されるように、例えば、マクロの搭載個数が１０２４個の場合であっても、冗長されるマクロ数は、ほぼ５０個以下である。すなわち、マクロ数が多くなっても、実際に冗長処理が行われるマクロの数は限られており、その割合は低いことが分かる。この冗長処理を行わないマクロが多いということを利用することによって、冗長データ(冗長情報)の圧縮が可能となる。

【0024】

図３は、冗長情報圧縮方法の一例を説明するための図である。ここで、図３(a)は、マクロ番号と不良ビット位置情報(不良ビット位置)の組を示し、図３(b)は、冗長処理を行う(不良ビットを含む)複数のＳＲＡＭマクロに対するマクロ番号と不良ビット位置情報の組を示している。

【0025】

図３(a)および図３(b)に示す冗長情報圧縮方法は、複数のマクロに対してマクロ番号(追番)をつけ、そのマクロ番号(例えば、１０ビット)と不良ビットの位置情報(例えば、７ビット)をセット(組)として記憶することで、冗長情報の圧縮を行うものである。

【0026】

すなわち、前述したように、例えば、１０２４個のＳＲＡＭマクロのうち、実際に冗長処理を行うのは５０個程度であるため、その冗長処理を行うＳＲＡＭマクロに対して、マクロ番号と不良ビット位置情報を組にすることで、冗長情報を圧縮することができる。

【0027】

しかしながら、図３(a)および図３(b)に示す冗長情報圧縮方法は、１つの冗長(１つのＳＲＡＭセルの冗長)に対してマクロ番号と不良ビット位置情報を組(１７ビット)にして記憶するため、ＳＲＡＭマクロの数が大きくなると、十分な圧縮を行えないこともある。

【0028】

図４は、図３に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図であり、半導体装置の一例として混載ＳＲＡＭ(半導体記憶装置)における冗長処理を行う構成に注目して示すものである。

【0029】

図４に示されるように、半導体装置１００は、電子ヒューズ(ｅＦＵＳＥ：冗長情報記憶部)１０１，スキャンレジスタ１０２，マクロ番号デコーダ１０３，不良ビット位置デコーダ１０４，セレクタ１０５およびＳＲＡＭマクロ１６１〜１６４を含む。

【0030】

電子ヒューズ１０１は、例えば、図３(b)に示されるような冗長処理を行うＳＲＡＭマクロの冗長情報(マクロ番号および不良ビット位置の組)を記憶し、スキャンレジスタ１０２は、電子ヒューズ１０１に記憶された冗長情報を順に読み出して格納する。

【0031】

図５は、図４に示す半導体装置の要部を説明するための図であり、スキャンレジスタ１０２，マクロ番号デコーダ１０３および不良ビット位置デコーダ１０４を抜き出して示すものである。

【0032】

マクロ番号デコーダ１０３は、スキャンレジスタ１０２の出力(マクロ番号および不良ビット位置情報の組)を受け取って、マクロ番号をデコードして出力する。不良ビット位置デコーダ１０４は、スキャンレジスタ１０２の出力を受け取って、不良ビット位置情報をデコードして出力する。

【0033】

セレクタ１０５は、マクロ番号デコーダ１０３からのマクロ番号および不良ビット位置デコーダ１０４からの不良ビット位置情報を受け取り、それに従ってＳＲＡＭマクロ１６１〜１６４における冗長処理を順次行う。

【0034】

すなわち、セレクタ１０５は、例えば、ＳＲＡＭマクロ１６１における不良ビットの位置を確認し、その不良ビットを含む入出力回路(Ｉ／Ｏ)単位で、予め用意された冗長用のＲＡＭ領域との切り替え処理(Ｉ／Ｏ冗長)を行う。

【0035】

なお、冗長処理は、Ｉ／Ｏ単位で行うものに限定されず、例えば、１本または複数本のビット線単位によるコラム冗長(Ｉ／Ｏ冗長も含まれる)、或いは、１本または複数本のワード線単位によるロウ冗長であってもよく、知られている他の冗長であってもよい。これは、図３〜図５だけではなく、以下に詳述する本実施例においても、様々な冗長処理を適用することができる。

【0036】

ところで、半導体製造技術の進歩に伴って、半導体チップに搭載されるＳＲＡＭマクロの数および容量の増加は著しく、例えば、２８ｎｍ世代では、３０００個程度になると考えられる。

【0037】

すなわち、マクロ番号は、３０００個程度、或いは、将来的には、さらに多くなると考えられている。これに対して、各ＳＲＡＭマクロにおける不良ビットの位置情報は、例えば、１２８個所(ビット)、或いは、せいぜい２５６ビットまでと考えられている。

【0038】

図３〜図５を参照して説明したマクロ番号と不良ビット位置情報を組にした冗長情報を使用する場合、例えば、１０００個〜３０００個といった数のＳＲＡＭマクロを搭載する場合等には、満足できる冗長情報の圧縮とはいえない。

【0039】

すなわち、例えば、半導体チップに搭載されるＳＲＡＭマクロの数および容量の増加は甚だしく、それに伴って、冗長情報も非常に大きなものとなっている。そのため、単に、マクロ番号および不良ビット位置情報を組にした冗長情報の圧縮では、半導体チップに占める冗長情報の記憶領域が大きくなり、本来の回路として使用する領域を狭めてしまうことになる。

【0040】

なお、以下に詳述する本実施例は、複数のＳＲＡＭマクロで形成される混載ＳＲＡＭへの適用に限定されるものではなく、例えば、ＤＲＡＭを始めとする複数のメモリマクロを含む様々な半導体記憶装置に対して幅広く適用することができる。

【0041】

さらに、本実施例は、複数のメモリマクロを含む半導体記憶装置だけでなく、例えば、同じ構成の複数の回路マクロを含む様々な半導体装置に対しても適用可能である。ここで、本実施例が適用される複数の回路マクロとしては、それぞれ同じ構成を有し、冗長処理が可能とされ、その冗長処理が、マクロ番号と不良ビット位置情報を含む冗長情報により行われるものが対象となる。

【0042】

以下、本実施例の冗長情報圧縮方法および半導体装置を、添付図面を参照して詳述する。図６は、冗長情報圧縮方法の第１実施例を説明するための図である。

【0043】

ここで、図６(a)は、１つのＳＲＡＭマクロに対する、識別信号(１ビットの信号)と、不良ビット位置(例えば、識別信号が『１』)またはマクロ番号(例えば、識別信号が『０』)を配列する様子を示し、図６(b)は、複数のＳＲＡＭマクロに対する例を示している。

【0044】

図６(a)および図６(b)に示す第１実施例の冗長情報圧縮方法は、例えば、冗長情報を、１ビット(１bit)の識別信号と、７ビットの不良ビット位置(識別信号が『１』)または１０ビットのマクロ番号(識別信号が『０』)を配列することで表すようになっている。

【0045】

ここで、図２を参照して説明したのと同様に、ＳＲＡＭマクロの容量は、例えば、４ｋｗ×１２８bit＝５１２Ｋbitとされ、また、ＳＲＡＭマクロの搭載個数は、例えば、１０２４個とされた場合を考える。なお、不良ビットの発生数(冗長されるマクロ数)は、ほぼ５０個以下となる。

【0046】

このとき、例えば、各ＳＲＡＭマクロに共通する不良ビット位置(ＳＲＡＭセルが不良となる位置)は、１２８個所のうちの１つであり、これは、７ビット(２⁷＝１２８)により表される。一方、各ＳＲＡＭマクロのマクロ番号は、例えば、１０２４個のうちの１つであり、これは、１０ビット(２¹⁰＝１０２４)により表される。

【0047】

すなわち、図６(b)に示されるように、第１実施例の冗長情報圧縮方法は、まず、識別信号を『１』として不良ビット位置を設定する状態とし、７ビットの不良ビット位置情報(不良ビット位置)により『不良ビット位置情報１』を設定する(ＦＢ１)。

【0048】

さらに、識別信号を『０』としてマクロ番号を設定する状態とし、『不良ビット位置情報１』と同じ個所が不良のマクロ(ＳＲＡＭマクロ)を、１０ビットのマクロ番号により設定する(ＭＮ１１)。

【0049】

また、『不良ビット位置情報１』と同じ個所が不良となっている別のマクロが有る場合には、識別信号を『０』としてマクロ番号を設定する状態とする。そして、『不良ビット位置情報１』と同じ個所が不良のマクロ(ＭＮ１１とは別のマクロ)を、１０ビットのマクロ番号により設定する(ＭＮ１２)。なお、『不良ビット位置情報１』と同じ個所が不良となっている別のマクロが有る場合には、識別信号を『０』としてマクロ番号を設定する状態とし、同様の処理を繰り返す。

【0050】

次に、『不良ビット位置情報１』と同じ個所が不良となっている別のマクロが無い場合には、識別信号を『１』として不良ビット位置を設定する状態とし、７ビットの不良ビット位置情報により『不良ビット位置情報２』を設定する(ＦＢ２)。

【0051】

さらに、識別信号を『０』としてマクロ番号を設定する状態とし、『不良ビット位置情報２』と同じ個所が不良のマクロを、１０ビットのマクロ番号により設定する(ＭＮ２１)。このような処理を順に繰り返し、例えば、１２８個のうちで不良ビットが存在する全ての不良ビット位置に対して行う。

【0052】

以上において、不良ビットの発生数は、ほぼ５０個以下と考えられるため、最大で１２８個の不良ビット位置に基づいて圧縮処理を行う方が、１０２４個のマクロ番号に基づいて圧縮処理を行うよりも高い圧縮率が得られることになる。これは、今後、半導体チップに搭載されるＳＲＡＭマクロ数がさらに増加することを考えると、より一層高い圧縮率が期待できる。

【0053】

図７は、図６に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図であり、半導体装置の一例として混載ＳＲＡＭ(半導体記憶装置)における冗長処理を行う構成に注目して示すものである。

【0054】

図７に示されるように、半導体装置１０は、電子ヒューズ(ｅＦＵＳＥ：冗長情報記憶部)１，スキャンレジスタ２，区切り識別回路３，不良ビット位置レジスタ４，セレクタ５およびＳＲＡＭマクロ６１〜６４を含む。

【0055】

ここで、電子ヒューズ１，スキャンレジスタ２，セレクタ５およびＳＲＡＭマクロ６１〜６４は、前述した図４に示す半導体装置１００における電子ヒューズ１０１，スキャンレジスタ１０２，セレクタ１０５およびＳＲＡＭマクロ１６１〜１６４に対応する。

【0056】

電子ヒューズ１は、例えば、図６に示されるような冗長処理を行うＳＲＡＭマクロの圧縮された冗長情報を記憶し、スキャンレジスタ２は、電子ヒューズ１に記憶された圧縮された冗長情報を順に読み出して格納する。

【0057】

図８は、図７に示す半導体装置の要部を説明するための図であり、スキャンレジスタ２，区切り識別回路３および不良ビット位置レジスタ４を抜き出して示すものである。ここで、区切り識別回路３および不良ビット位置レジスタ４は、電子ヒューズ１からスキャンレジスタ２を介して読み出された圧縮された冗長情報を解凍する冗長情報解凍部を形成する。

【0058】

区切り識別回路３は、スキャンレジスタ２の出力(圧縮された冗長情報)を受け取って、マクロ番号出力すると共に、不良ビット位置レジスタ４を介して不良ビット位置の情報を出力する。

【0059】

すなわち、区切り識別回路３は、識別情報レジスタ３１，不良ビット位置・マクロ番号振り分け回路３２およびマクロ番号レジスタ３３を含む。識別情報レジスタ３１は、例えば、１ビットの識別信号を保持する。なお、前述したように、例えば、識別信号が『１』のときは、不良ビット位置を設定する状態とされ、また、識別信号が『０』のときは、マクロ番号を設定する状態とされる。

【0060】

不良ビット位置・マクロ番号振り分け回路３２は、スキャンレジスタ２の出力を受け取り、識別情報レジスタが『１』のときは、不良ビット位置レジスタ４を介して不良ビット位置(不良ビット位置情報)を出力する。また、識別情報レジスタが『０』のときは、マクロ番号レジスタ３３を介してマクロ番号を出力する。

【0061】

図９は、図７および図８に示す半導体装置における区切り識別回路の一例を説明するための状態遷移図である。まず、状態Ｓ１０でスタートすると、アドレスadrを『０』(adr←０)として、状態Ｓ１１に進み、区切り識別処理を行う。

【0062】

状態Ｓ１１では、例えば、最初(１ビット目)のデータが『１』(data＝１)のときは、識別情報レジスタが『１』となり、状態Ｓ１２に進む。状態Ｓ１２では、ビットbitを『０』(bit←０)，不良ビット位置fbitを『０』(fbit←０)とし、アドレスを『＋１』だけインクリメント(adr←adr＋１)する。

【0063】

次に、状態Ｓ１３において、不良ビットの位置の取り込みを行う。すなわち、状態Ｓ１３で、fbit←fbit＊２＋dataとして二進数で１桁シフトさせ、状態Ｓ１４で、bit←bit＋１，adr←adr＋１の処理を行い、bit＝７となるまで繰り返す。この７ビットの不良ビット位置(不良ビット位置情報)により、不良となるセル(ＳＲＡＭセル)が存在する位置が設定され、状態Ｓ１１に戻る。

【0064】

状態Ｓ１１において、最初(１ビット目)のデータが『０』(data＝０)のときは、識別情報レジスタが『０』となり、状態Ｓ１５に進む。状態Ｓ１５では、ビットbitを『０』(bit←０)，マクロ番号macを『０』(mac←０)とし、アドレスを『＋１』だけインクリメント(adr←adr＋１)する。

【0065】

次に、状態Ｓ１６において、マクロ番号の取り込みを行う。すなわち、状態Ｓ１６で、fmac←fmac＊２＋dataとして二進数で１桁シフトさせ、状態Ｓ１７で、bit←bit＋１，adr←adr＋１の処理を行い、bit＝１０となるまで繰り返し、bit＝１０になると、状態Ｓ１８を経由して状態Ｓ１１に戻る。

【0066】

この１０ビットのマクロ番号により、状態Ｓ１３(Ｓ１２〜Ｓ１４)により設定された不良ビット位置と同じ個所が不良となっているマクロが設定される。なお、同じ不良ビット位置が不良となっているマクロが複数個存在する場合には、１ビット目のデータが『０』(識別情報レジスタが『０』)となってマクロ番号を設定するビット列が、その複数個分だけ続くことになる。

【0067】

そして、状態Ｓ１８において、例えば、アドレスが１０００よりも大きくなければ(adr≦１０００)、不良ビット位置およびマクロ番号の情報を、セレクタ５を介して各ＳＲＡＭマクロ６１〜６４に出力する。また、アドレスが１０００よりも大きければ(adr＞１０００)、処理を終了(状態Ｓ１９)する。

【0068】

図１０は、図７に示す半導体装置におけるＳＲＡＭマクロの一例を示すブロック図であり、Ｉ／Ｏ冗長を行うＳＲＡＭマクロを示すものである。なお、前述した図７に示すＳＲＡＭマクロ６１〜６４は、全て同じ構成を有し、ここでは、それらを代表してＳＲＡＭマクロ６０を説明する。

【0069】

図１０に示されるように、ＳＲＡＭマクロ６０は、メモリセルアレイ601，ワードドライバ602，冗長デコーダ603，コントロール回路604，冗長切り替えスイッチ605およびＩ／Ｏ(入出力回路)部606を含む。

【0070】

ここで、例えば、Ｉ／Ｏ部606は、７個のＩ／Ｏ661〜667を含み、メモリセルアレイ601は、Ｉ／Ｏの数よりも１つ多い８個のメモリユニット611〜618を含み、いずれか１つのメモリユニットに不良ビットが存在しても冗長できるようになっている。なお、各メモリユニット611〜618には、複数のビット線が設けられている。

【0071】

図１０は、メモリユニット614に不良となるメモリセル(不良ビット)が含まれている場合を示す。このとき、冗長切り替えスイッチ605は、冗長デコーダ603の出力に従って、メモリユニット611〜613をＩ／Ｏ661〜663に接続し、メモリユニット611〜613をＩ／Ｏ661〜663に接続し、メモリユニット614を使用しないように切り替える。

【0072】

すなわち、冗長デコーダ603には、セレクタ５からの不良ビット位置情報(冗長信号ＲＳ)が入力され、その不良ビット位置に対応したメモリユニット614を使用しないように、Ｉ／Ｏ冗長を行うようになっている。

【0073】

なお、セレクタ５からのマクロ番号を示す信号(例えば、図１１における信号ＭＮ[0]およびＭＮ[1]に相当)は、その冗長処理を行うＳＲＡＭマクロ(冗長ＲＡＭ)を選択するために使用される。

【0074】

また、図１０は、Ｉ／Ｏ冗長の例を示すが、１本または複数本のビット線単位によるコラム冗長や１本または複数本のワード線単位によるロウ冗長、或いは、知られている他の冗長方法を適用してもよい。

【0075】

図１１は、図７に示す半導体装置におけるセレクタの一例を示すブロック図であり、マクロ番号を示す２ビットの信号ＭＮ[0]およびＭＮ[1]により、４つのＳＲＡＭマクロ６１〜６４のうちのいずれか１つを選択するようになっている。

【0076】

具体的に、例えば、２ビットの信号ＭＮ[0]，ＭＮ[1]が『０，０』のときは、ＳＲＡＭマクロ６１に対するクロック信号clksを活性化してＳＲＡＭマクロ６１を選択し、他のＳＲＡＭマクロ６２〜６４に対するクロック信号clksを遮断して非選択とする。

【0077】

また、例えば、２ビットの信号ＭＮ[0]，ＭＮ[1]が『０，１』のときは、ＳＲＡＭマクロ６２に対するクロック信号clksを活性化してＳＲＡＭマクロ６２を選択し、『１，０』のときは、ＳＲＡＭマクロ６３に対するクロック信号clksを活性化してＳＲＡＭマクロ６２を選択する。

【0078】

そして、例えば、２ビットの信号ＭＮ[0]，ＭＮ[1]が『１，１』のときは、ＳＲＡＭマクロ６４に対するクロック信号clksを活性化してＳＲＡＭマクロ６４を選択し、他のＳＲＡＭマクロ６１〜６３に対するクロック信号clksを遮断して非選択とする。

【0079】

なお、冗長信号ＲＳ(不良ビット位置情報)は、常に、全てのＳＲＡＭマクロ６１〜６４に入力されるようになっている。また、図１１に示すセレクタ５は、単なる例であり、様々な変形および変更が可能なのはいうまでもない。

【0080】

図１２は、冗長情報圧縮方法の第２実施例を説明するための図であり、図１２(a)は、区切り信号(１ビットの信号)と、マクロ番号(ただし、区切り信号が『０』)を配列する様子を示し、図１２(b)は、複数のＳＲＡＭマクロに対する例を示している。

【0081】

図１２(a)および図１２(b)に示す第２実施例の冗長情報圧縮方法は、例えば、冗長情報を、１ビット(１bit)の区切り信号と、１０ビットのマクロ番号(識別信号が『０』)を配列することで表すようになっている。

【0082】

すなわち、前述した第１実施例の冗長情報圧縮方法は、不良ビットが発生した位置情報(不良ビット位置情報)に基づいて、同じ位置に不良ビットを有するマクロ番号を纏める(規則正しく並べる)ことで冗長情報の圧縮を行っている。

【0083】

これに対して、本第２実施例の冗長情報圧縮方法では、不良ビット位置情報を、『１』の区切り信号により区切り(インクリメントし)、その区切られたビット列の間に、同じ位置に不良ビットを有するマクロ番号を纏めるようになっている。

【0084】

ここで、例えば、区切り信号(識別信号)が『０』の場合は、前述した第１実施例と同様に、マクロ番号を設定する状態とされ、設定された『不良ビット位置情報』と同じ個所が不良のマクロが、１０ビットのマクロ番号により設定される。

【0085】

すなわち、図１２(b)に示されるように、第２実施例の冗長情報圧縮方法は、まず、区切り信号(識別信号)が『０』なので、０ビット目が不良ビットとなるマクロが１０ビットのマクロ番号により設定される(ＭＮ２１)。さらに、同じ０ビット目が不良ビットとなるマクロが、区切り信号が『０』で、１０ビットのマクロ番号により設定される(ＭＮ２２)。

【0086】

次に、ＩＣ１において、区切り信号が『１』なので、不良ビットの位置情報がインクリメントされ、１ビット目が不良ビットとなる不良ビット位置情報が設定される。そして、この１ビット目が不良ビットとなるマクロが、ＭＮ２３(区切り信号が『０』，１０ビットのマクロ番号)により設定される。

【0087】

さらに、ＩＣ２において、区切り信号が『１』なので、不良ビットの位置情報がインクリメントされ、２ビット目が不良ビットとなる不良ビット位置情報が設定される。ここで、図１２(b)の例では、２ビット目が不良ビットとなるマクロは存在しないので、区切り信号が『１』のＩＣ３により、不良ビットの位置情報がさらにインクリメントされ、３ビット目が不良ビットとなる不良ビット位置情報が設定される。

【0088】

そして、３ビット目が不良ビットとなるマクロが、ＭＮ２４(区切り信号が『０』，１０ビットのマクロ番号)およびＭＮ２５(区切り信号が『０』，１０ビットのマクロ番号)により設定される。

【0089】

このように、本第２実施例の冗長情報圧縮方法によれば、例えば、不良ビット位置情報の設定に７ビットを使用することなく、不良ビットの位置情報を、１ビットの区切り信号(『１』)により順次インクリメントさせることで設定することが可能になる。

【0090】

図１３は、図１２に示す冗長情報圧縮方法が適用される半導体装置の一例を示すブロック図であり、半導体装置の一例として混載ＳＲＡＭ(半導体記憶装置)における冗長処理を行う構成に注目して示すものである。

【0091】

図１３に示されるように、半導体装置１０は、電子ヒューズ１，スキャンレジスタ２，区切り識別回路７，不良ビット位置カウンタ８，セレクタ５およびＳＲＡＭマクロ６１〜６４を含む。ここで、電子ヒューズ１，スキャンレジスタ２，セレクタ５およびＳＲＡＭマクロ６１〜６４は、それぞれ前述した図７と同様のものである。

【0092】

電子ヒューズ１は、例えば、図１２に示されるような冗長処理を行うＳＲＡＭマクロの圧縮された冗長情報を記憶し、スキャンレジスタ２は、電子ヒューズ１に記憶された圧縮された冗長情報を順に読み出して格納する。

【0093】

図１４は、図１３に示す半導体装置の要部を説明するための図であり、スキャンレジスタ２，区切り識別回路７および不良ビット位置カウンタ８を抜き出して示すものである。ここで、区切り識別回路７および不良ビット位置カウンタ８は、電子ヒューズ１からスキャンレジスタ２を介して読み出された圧縮された冗長情報を解凍する冗長情報解凍部を形成する。

【0094】

区切り識別回路７は、スキャンレジスタ２の出力(圧縮された冗長情報)を受け取って、マクロ番号出力すると共に、不良ビット位置カウンタ８を介して不良ビット位置の情報を出力する。

【0095】

すなわち、区切り識別回路７は、識別情報レジスタ７１，不良ビット位置・マクロ番号振り分け回路７２およびマクロ番号レジスタ７３を含む。識別情報レジスタ７１は、例えば、１ビットの区切り信号(識別信号)を保持する。

【0096】

なお、前述したように、例えば、区切り信号が『１』のときは、不良ビット位置をインクリメント(＋１)して設定する状態とされ、また、区切り信号(識別信号)が『０』のときは、マクロ番号を設定する状態とされる。

【0097】

すなわち、識別情報レジスタが『１』のときは、不良ビット位置・マクロ番号振り分け回路７２からインクリメント信号(例えば、『１』の信号)が不良ビット位置カウンタ８に出力され、不良ビット位置カウンタ８は、不良ビット位置をインクリメント(＋１)する。

【0098】

また、識別情報レジスタが『０』のときは、図７を参照して説明したのと同様に、マクロ番号レジスタ７３を介してマクロ番号を出力する。なお、不良ビット位置カウンタ８からの不良ビット位置(不良ビット位置情報)およびマクロ番号レジスタ７３からのマクロ番号は、セレクタ５に入力される。また、図１３に示すＳＲＡＭマクロ６１〜６４およびセレクタ５は、例えば、前述した図１０および図１１を参照して説明したのと同様の構成を有している。

【0099】

図１５は、図１３および図１４に示す半導体装置における区切り識別回路の一例を説明するための状態遷移図である。まず、状態Ｓ２０でスタートすると、不良ビット位置fbitを『０』(fbit←０)として、状態Ｓ２１に進み、区切り識別処理を行う。

【0100】

状態Ｓ２１では、例えば、最初(１ビット目)のデータが『１』(data＝１)のときは、識別情報レジスタが『１』となり、状態Ｓ２２に進む。状態Ｓ２２では、不良ビット位置fbitを『＋１』だけインクリメント(fbit←fbit＋１)し、不良ビット位置fbitが１２８でなければ、状態Ｓ２１に戻り、fbitが１２８ならば、処理を終了する(状態Ｓ２３)。

【0101】

なお、『１２８』は、前述したように、例えば、各ＳＲＡＭマクロにおける不良ビットの全ての位置情報(不良となり得る個所２⁷＝１２８個所(ビット)であり、これは、仕様により適宜変更され得るのはいうまでもない。

【0102】

状態Ｓ２１において、最初(１ビット目)のデータが『０』(data＝０)のときは、識別情報レジスタが『０』となり、状態Ｓ２４に進む。状態Ｓ２４では、ビットbitを『０』(bit←０)，マクロ番号macを『０』(mac←０)として、状態Ｓ２５に進む。

【0103】

状態Ｓ２５では、fmac←fmac＊２＋dataとして二進数で１桁シフトさせ、マクロ番号の取り込みを行う。そして、状態Ｓ２６において、bit←bit＋１の処理を行い、bit＝１０となるまで繰り返し、bit＝１０になると、状態Ｓ２７を経由して状態Ｓ２１に戻る。

【0104】

この１０ビットのマクロ番号により、状態Ｓ２２により設定された不良ビット位置と同じ個所が不良となっているマクロが設定される。なお、例えば、設定された不良ビット位置が不良となっているマクロが存在しない状態が複数続く場合には、１ビット目のデータが『１』(識別情報レジスタが『１』)となって不良ビット位置を順次インクリメントするビット列が、その複数分だけ続くことになる。

【0105】

このように、本第２実施例によれば、不良ビット位置情報を、最初のデータを『１』に設定する(１ビット)だけで、例えば、７ビットで設定する不良ビット位置を順次インクリメントして設定することが可能になる。従って、本第２実施例は、例えば、不良ビットが存在するマクロが多数の不良ビット位置に分散している場合に大きな冗長情報の圧縮効果を期待することができる。

【0106】

図１６は、第２実施例の冗長情報圧縮方法の効果を説明するための図であり、図３(b)を参照して説明した冗長情報圧縮方法と比較して説明するためのものである。図６において、横軸は、冗長するマクロ(ＳＲＡＭマクロ)の個数［個］を示し、縦軸は、電子ヒューズ(ｅＦＵＳＥ)に記憶される圧縮された冗長情報の情報量［ビット］を示す。

【0107】

また、参照符号ＬＬ１は、上述した第２実施例の冗長情報圧縮方法による特性を示し、ＬＬ２は、図３(b)を参照して説明した冗長情報圧縮方法による特性を示し、ＦＣは、１つのマクロにおける電子ヒューズの容量(１０２４ビット)を示す。

【0108】

ここで、ＳＲＡＭマクロの容量は、前述したのと同様に、例えば、４ｋｗ×１２８bit＝５１２Ｋbitとされ、また、ＳＲＡＭマクロの搭載個数は、例えば、１０２４個とされた場合を考える。

【0109】

図１６におけるＬＬ１とＬＬ２の比較から明らかなように、例えば、冗長するマクロの個数が２０個程度よりも多くなると、そのＳＲＡＭマクロ数の増加に従って、第２実施例の冗長情報圧縮方法による圧縮効率が大きくなることが分かる。

【0110】

具体的に、例えば、ＳＲＡＭマクロ数が０個(不良ビットが存在せず、冗長しなくてもよい)の場合、電子ヒューズに格納する情報量は、第２実施例では１２７ビットになるのに対して、図３(b)の例では０ビットでよい。

【0111】

しかしながら、実際の半導体製造技術では、例えば、１０２４個のＳＲＡＭマクロに対して、ＳＲＡＭマクロ数は５０個程度となり、さらなる微細化および高集積化が進むと、このＳＲＡＭマクロ数は増大するものと考えられる。

【0112】

従って、第２実施例の冗長情報圧縮方法によれば、例えば、１つのＳＲＡＭマクロにおける電子ヒューズの容量が１０２４ビットであっても、８０個程度のＳＲＡＭマクロ数に対応することが可能なことが分かる。

【0113】

以上、詳述したように、本実施例の冗長情報圧縮方法および半導体装置によれば、冗長情報をより一層圧縮可能として、半導体チップに占める冗長情報の記憶領域(電子ヒューズの領域)を低減することが可能になる。

【0114】

すなわち、マクロ数が多い場合に冗長データの圧縮率を向上することができ、電子ヒューズの個数を削減して半導体チップのサイズを縮小し、或いは、同じ電子ヒューズの個数の場合には冗長救済数を増やすことで歩留りの向上を図ることもできる。

【0115】

なお、本実施例における冗長処理としては、Ｉ／Ｏ単位で行うＩ／Ｏ冗長を始めとする１本または複数本のビット線単位によるコラム冗長、１本または複数本のワード線単位によるロウ冗長、或いは、知られている様々な冗長処理を適用することができる。

【0116】

また、本実施例は、複数のＳＲＡＭマクロで形成される混載ＳＲＡＭへの適用に限定されず、例えば、ＤＲＡＭを始めとする複数のメモリマクロを含む様々な半導体記憶装置に対して幅広く適用することができる。さらに、本実施例は、複数のメモリマクロを含む半導体記憶装置だけでなく、例えば、同じ構成の複数の回路マクロを含む様々な半導体装置に対しても適用することが可能である。

【0117】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【0118】

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
冗長処理が可能な複数のマクロにおいて、不良となるビットを含むマクロのマクロ番号、および、前記不良となるビットの位置を示す不良ビット位置情報を含む冗長情報を圧縮する冗長情報圧縮方法であって、
前記不良となるビットを含むマクロの不良ビット位置情報を設定し、
前記設定された不良ビット位置情報と同じ不良ビット位置情報を有するマクロのマクロ番号を纏める、
ことを特徴とする冗長情報圧縮方法。

【0119】

（付記２）
前記マクロ番号は、複数の前記マクロにおける１つを特定する第１ビット列で表され、
前記不良ビット位置情報は、それぞれの前記マクロにおける前記不良となるビットを特定する第２ビット列で表され、
前記第１ビット列は、前記第２ビット列よりも大きい、
ことを特徴とする付記１に記載の冗長情報圧縮方法。

【0120】

（付記３）
前記不良ビット位置情報の設定は、
前記不良となるビットを含む前記マクロから、前記第２ビット列により設定する、
ことを特徴とする付記１または付記２に記載の冗長情報圧縮方法。

【0121】

（付記４）
前記不良ビット位置情報の設定は、
複数ビット列の最初の識別信号を第１値とした後、前記第２ビット列により設定し、
前記のマクロ番号の纏めは、
複数ビット列の最初の識別信号を第２値とした後、前記第１ビット列により設定する、
ことを特徴とする付記３に記載の冗長情報圧縮方法。

【0122】

（付記５）
前記不良ビット位置情報の設定は、
前記不良ビット位置情報を順番にインクリメントして設定する、
ことを特徴とする付記１または付記２に記載の冗長情報圧縮方法。

【0123】

（付記６）
前記不良ビット位置情報の設定は、
複数ビット列の最初の識別信号を第１値としてインクリメントし、
前記のマクロ番号の纏めは、
複数ビット列の最初の識別信号を第２値とした後、前記第１ビット列により設定する、
ことを特徴とする付記５に記載の冗長情報圧縮方法。

【0124】

（付記７）
冗長処理が可能な複数の前記マクロと、
付記１乃至付記６のいずれか１項に記載の冗長情報圧縮方法により圧縮された冗長情報が記憶される冗長情報記憶部と、
前記冗長情報記憶部から、圧縮された前記冗長情報を受け取って、前記不良ビット位置情報、および、前記不良ビット位置情報に対応する前記マクロ番号を出力する冗長情報解凍部と、を有する、
ことを特徴とする半導体装置。

【0125】

（付記８）
さらに、
前記冗長情報記憶部から、圧縮された前記冗長情報を受け取って、前記冗長情報解凍部に出力するスキャンレジスタを有する、
ことを特徴とする付記７に記載の半導体装置。

【0126】

（付記９）
さらに、
前記冗長情報解凍部の出力を受け取って、冗長処理を行うマクロを選択するセレクタを有する、
ことを特徴とする付記７または付記８に記載の半導体装置。

【0127】

（付記１０）
前記冗長情報解凍部は、
前記複数ビット列の最初の識別信号が第１値か第２値かを判定する識別情報レジスタと、
前記識別信号が第１値のとき、前記識別信号に続く前記第２ビット列から前記不良ビット位置情報を出力し、前記識別信号が第２値のとき、前記識別信号に続く前記第１ビット列から前記マクロ番号を出力する第１不良ビット位置・マクロ番号振り分け回路と、を含む区切り識別回路を有する、
ことを特徴とする付記７乃至付記９のいずれか１項に記載の半導体装置。

【0128】

（付記１１）
前記冗長情報解凍部は、さらに、
前記識別信号が第２値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記マクロ番号を保持して出力するマクロ番号レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記不良ビット位置を保持して出力する不良ビット位置レジスタと、を有する、
ことを特徴とする付記１０に記載の半導体装置。

【0129】

（付記１２）
前記冗長情報解凍部は、
前記複数ビット列の最初の識別信号が第１値か第２値かを判定する識別情報レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置情報を順番にインクリメントし、前記識別信号が第２値のとき、前記識別信号に続く前記第１ビット列から前記マクロ番号を出力する不良ビット位置・マクロ番号振り分け回路と、を含む区切り識別回路を有する、
ことを特徴とする付記７乃至付記９のいずれか１項に記載の半導体装置。

【0130】

（付記１３）
前記冗長情報解凍部は、さらに、
前記識別信号が第２値のとき、前記不良ビット位置・マクロ番号振り分け回路からの前記マクロ番号を保持して出力するマクロ番号レジスタと、
前記識別信号が第１値のとき、前記不良ビット位置・マクロ番号振り分け回路からのインクリメント信号に従って前記不良ビット位置をインクリメントして出力する不良ビット位置カウンタと、を含む、
ことを特徴とする付記１２に記載の半導体装置。

【0131】

（付記１４）
前記冗長情報記憶部は、電子ヒューズであり、
前記マクロは、ＳＲＡＭマクロであり、
それぞれの前記ＳＲＡＭマクロは、同じ回路構成を有する、
ことを特徴とする付記７乃至付記１３のいずれか１項に記載の半導体装置。

【0132】

（付記１５）
前記冗長処理は、
Ｉ／Ｏ単位で冗長を行うＩ／Ｏ冗長である、
ことを特徴とする付記１４に記載の半導体装置。

【符号の説明】

【0133】

１，１０１ 電子ヒューズ(冗長情報記憶部)
２，１０２ スキャンレジスタ
３，７ 区切り識別回路
４ 不良ビット位置レジスタ
５，１０５ セレクタ
８ 不良ビット位置カウンタ
１０ 半導体装置
３１，７１ 識別情報レジスタ
３２，７２ 不良ビット位置・マクロ番号振り分け回路
３３，７３ マクロ番号レジスタ
６１〜６４，１６１〜１６４ ＳＲＡＭマクロ
１０３ マクロ番号デコーダ
１０４ 不良ビット位置デコーダ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】