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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-228440(P2015-228440A)
(43)【公開日】2015年12月17日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/822 20060101AFI20151120BHJP
   H01L 27/04 20060101ALI20151120BHJP
   H01L 21/82 20060101ALI20151120BHJP
【FI】
   H01L27/04 A
   H01L27/04 B
   H01L21/82 B
【審査請求】未請求
【請求項の数】18
【出願形態】OL
【全頁数】26
(21)【出願番号】特願2014-114021(P2014-114021)
(22)【出願日】2014年6月2日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】鹿嶋 一生
(72)【発明者】
【氏名】中西 甚吾
【テーマコード(参考)】
5F038
5F064
【Fターム(参考)】
5F038BB01
5F038BB05
5F038BB08
5F038BG06
5F038BH02
5F038BH03
5F038BH19
5F038CA03
5F038CA05
5F038CD09
5F038CD14
5F038CD17
5F038DF14
5F038DT02
5F038DT12
5F038DT18
5F038EZ20
5F064AA06
5F064BB07
5F064BB09
5F064BB12
5F064BB24
5F064BB26
5F064BB35
5F064CC02
5F064CC12
5F064CC22
5F064CC23
5F064DD24
5F064DD36
5F064DD39
5F064EE45
5F064EE47
5F064EE54
(57)【要約】
【課題】外部電源電圧から基準電圧を生成する基準電圧回路の素子は半導体チップのコーナ領域に配置されず、チップのコーナ領域に配置される素子と、コア領域に配置される、その素子と接続される素子との位置関係について考慮されていない。
【解決手段】半導体チップの縁部に沿って複数のIOセル307が配置される。基準電圧生成回路を構成する一部の素子310が、半導体チップ320の第1のコーナ領域301に配置される。基準電圧生成回路を構成する残りの素子が、半導体チップ302の縁部よりも内側のコア領域390に配置される。第1のコーナ領域301は、複数のコーナ領域のうち、残りの素子に最も近いコーナ領域である。
【選択図】図1
【特許請求の範囲】
【請求項1】
半導体チップと、
前記半導体チップの縁部に沿って配置される複数のIOセルと、
前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路とを備え、
前記基準電圧生成回路を構成する一部の素子が、前記半導体チップの第1のコーナ領域に配置され、
前記基準電圧生成回路を構成する残りの素子が、前記半導体チップの縁部よりも内側のコア領域に配置され、
前記第1のコーナ領域は、複数のコーナ領域のうち、前記残りの素子に最も近いコーナ領域である、半導体装置。
【請求項2】
前記基準電圧生成回路を構成する一部の素子は、前記外部電源端子に接続されるロウパスフィルタである、請求項1記載の半導体装置。
【請求項3】
前記基準電圧生成回路を構成する一部の素子は、定電流生成回路のスタートアップ回路に含まれる抵抗素子である、請求項1記載の半導体装置。
【請求項4】
前記基準電圧生成回路を構成する一部の素子は、出力安定化のための素子である、請求項1記載の半導体装置。
【請求項5】
半導体チップと、
前記半導体チップの縁部に沿って配置される複数のIOセルと、
前記半導体チップ上に搭載される、互いに接続された第1の回路および第2の回路を備え、
前記第1の回路を構成する一部の素子が前記半導体チップの第1のコーナ領域に配置され、
前記第2の回路を構成する一部の素子が前記半導体チップの第2のコーナ領域に配置し、
前記第1の回路を構成する残りの素子および前記第2の回路を構成する残りの素子が前記半導体チップの縁部よりも内側のコア領域に配置される、半導体装置。
【請求項6】
前記第1の回路を構成する残りの素子および前記第2の回路を構成する残りの素子が、前記コア領域内の第1の領域に配置され、
前記第1のコーナ領域は、複数のコーナ領域のうち、前記第1の領域に最も近いコーナ領域であり、
前記第2のコーナ領域は、複数のコーナ領域のうち、前記第1のコーナ領域以外のコーナ領域である、請求項5記載の半導体装置。
【請求項7】
前記第1の回路は、外部電源端子に供給される電源電圧を受けて、基準電圧を生成する基準電圧生成回路であり、
前記第2の回路は、パワーオンリセット回路である、請求項6記載の半導体装置。
【請求項8】
前記第2の回路の一部の素子は、遅延回路に含まれる容量素子である、請求項7記載の半導体装置。
【請求項9】
前記第2の回路の一部の素子は、パルスフィルタである、請求項7記載の半導体装置。
【請求項10】
前記半導体装置は、さらに、
前記半導体チップ上に搭載される、バーンインテスト回路を備え、
前記バーンインテスト回路が前記第2のコーナ領域に配置される、請求項7記載の半導体装置。
【請求項11】
前記半導体装置は、さらに、
前記半導体チップ上に搭載される、前記基準電圧をモニタするモニタ回路を備え、
前モニタ回路内の出力安定用の素子が前記第1のコーナ領域に配置される、請求項7記載の半導体装置。
【請求項12】
前記半導体装置は、さらに、
前記半導体チップ上に搭載される、内部電源電圧をモニタするモニタ回路を備え、
前記モニタ回路が前記第2のコーナ領域に配置される、請求項7記載の半導体装置。
【請求項13】
前記半導体装置は、さらに、
前記半導体チップ上に搭載される、外部電圧監視回路を備え、
前記外部電圧監視回路に含まれる分圧回路が前記第1のコーナ領域に配置される、請求項7記載の半導体装置。
【請求項14】
前記半導体装置は、さらに、
前記半導体チップ上に搭載される、外部電圧監視回路を備え、
前記外部電圧監視回路に含まれるパルスフィルタが前記第2のコーナ領域に配置される、請求項7記載の半導体装置。
【請求項15】
前記第2のコーナ領域に配置される素子と、前記第1の領域に配置される素子の一部とは、前記IOセル内のパッド、およびワイヤ配線を通じて接続される、請求項6記載の半導体装置。
【請求項16】
前記半導体装置は、
さらに、前記半導体チップ上に搭載される、外部電源端子に供給される電源電圧を受けて、内部電圧を監視する内部電圧監視回路を備え、
前記内部電圧監視回路を構成する一部の素子が前記半導体チップの第3のコーナ領域に配置され、
前記内部電圧監視回路を構成する残りの素子が前記コア領域内の第2の領域に配置される、
前記第3のコーナ領域は、複数のコーナ領域のうち、前記第2の領域に最も近いコーナ領域である、請求項7記載の半導体装置。
【請求項17】
前記内部電圧監視回路を構成する一部の素子は、前記外部電源端子に接続されるロウパスフィルタである、請求項16記載の半導体装置。
【請求項18】
前記内部電圧監視回路を構成する一部の素子は、出力安定化のための素子である、請求項16記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来から、半導体チップのコーナに一部の素子を配置することによって、半導体チップの使用可能なエリアを有効に利用する技術が知られている。
【0003】
たとえば、特許文献1(特開2004−327538号公報)に記載の半導体チップは、IO領域(入出力領域)に挟まれたチップのコーナに配置されたESD(Electronic Static Discharge)保護素子を備える。
【0004】
特許文献2(特開2010−010168号公報)に記載の半導体チップは、IO領域に挟まれたチップのコーナに配置された発振回路を備える。
【0005】
特許文献3(特開平05−121650号公報)に記載の半導体チップは、4つのチップコーナ領域に配置された基準電圧発生回路を備える。
【0006】
特許文献4(特開2010−258298号公報)には、半導体チップのコーナ部の回路コア配置領域にメモリ回路、電気ヒューズ、アナログ回路、CPU、ロジック回路、電源回路、ESD保護端子、スタンダードセルなどを配置することが記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−327538号公報
【特許文献2】特開2010−010168号公報
【特許文献3】特開平05−121650号公報
【特許文献4】特開2010−258298号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献1および特許文献2に記載の半導体チップのコーナ領域に配置されるのは、ESD保護素子および発振回路であり、外部電源電圧から基準電圧を生成する基準電圧回路の素子は半導体チップのコーナ領域に配置されない。また、チップのコーナ領域に配置される素子と、コア領域に配置される、その素子と接続される素子との位置関係について考慮されていない。
【0009】
特許文献3の半導体チップでは、チップの縁にドライバ回路が配置されており、IO領域が配置されていない。また、基準電圧発生回路で生成された基準電圧は、チップの縁のドライバ回路に供給されるが、内部のコア領域の素子には供給されない。
【0010】
特許文献4に記載の半導体チップは、外部電源電圧から基準電圧を生成する基準電圧回路の素子が半導体チップのコーナ領域に配置されない。また、チップのコーナ領域に配置される素子と、コア領域に配置される、その素子と接続される素子との位置関係について考慮されていない。
【0011】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【0012】
本発明の一実施形態の半導体装置は、半導体チップの縁部に沿って配置される複数のIOセルが配置され、基準電圧生成回路を構成する一部の素子が、半導体チップの第1のコーナ領域に配置され、基準電圧生成回路を構成する残りの素子が、半導体チップの縁部よりも内側のコア領域に配置される。第1のコーナ領域は、複数のコーナ領域のうち、残りの素子に最も近いコーナ領域である。
【発明の効果】
【0013】
本発明の一実施形態によれば、IOセルが配置できないデッドスペースであるコーナ領域に基準電圧生成回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。さらに、基準電圧生成回路を構成する一部の素子と、基準電圧生成回路を構成する残りの素子との配線距離が短くできるので、ノイズの混入を抑えることができる。
【図面の簡単な説明】
【0014】
図1】第1の実施形態の半導体装置の構成を表わす図である。
図2】第2の実施形態の半導体装置の構成を表わす図である。
図3】電源IP回路と、内部電圧監視回路の構成を表わす図である。
図4】ロウパスフィルタ(LPF)10の構成を表わす図である。
図5】CS回路11の構成を表わす図である。
図6】VREF生成回路13の構成を表わす図である。
図7】PORA回路14の構成を表わす図である。
図8】DELAY15の構成を表わす図である。
図9】DELAY16の構成を表わす図である。
図10】PF19の構成を表す図である。
図11】外部電圧監視回路5内の分圧回路20の構成を表わす図である。
図12】PF21の構成を表す図である。
図13】バーンインテスト回路24の構成を表す図である。
図14】モニタ回路群623に含まれるモニタ回路23の構成を表す図である。
図15】モニタ回路群623に含まれるモニタ回路61の構成を表す図である。
図16】モニタ回路群623に含まれるモニタ回路62の構成を表す図である。
図17】モニタ回路群623に含まれるモニタ回路63の構成を表す図である。
図18】ロウパスフィルタ(LPF)25の構成を表わす図である。
図19】VREF生成回路28の構成を表わす図である。
図20】CS回路26の構成を表わす図である。
図21】第2の実施形態の半導体チップ200上への電源IP回路1および内部電圧監視回路2内の各構成要素の配置例を表わす図である。
図22】第3の実施形態の半導体チップ200上への電源IP回路1および内部電圧監視回路2内の各構成要素の配置例を表わす図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図面を用いて説明する。
[第1の実施形態]
図1は、第1の実施形態の半導体装置の構成を表わす図である。
【0016】
この半導体装置350は、半導体チップ320と、半導体チップ320の縁部に沿って配置される複数のIOセル307と、半導体チップ320上に搭載される、外部電源端子に供給される外部電源電圧VCCを受けて、基準電圧を生成する基準電圧生成回路を備える。
【0017】
基準電圧生成回路を構成する一部の素子310が、半導体チップ320の第1のコーナ領域301に配置される。基準電圧生成回路を構成する残りの素子310が、半導体チップの縁部よりも内側のコア領域390に配置される。第1のコーナ領域301、第2のコーナ領域302、第3のコーナ領域303、第4のコーナ領域のうち、第1のコーナ領域301は、残りの素子301に最も近いコーナ領域である。
【0018】
以上のように、本実施の形態によれば、IOセルが配置できないデッドスペースであるコーナ領域に基準電圧生成回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。また、基準電圧生成回路を構成する一部の素子が配置されるコーナ領域は、基準電圧生成回路を構成する残りの素子が配置される領域に近い領域にあるので、それらの間の配線距離を短くすることができるので、ノイズの混入を少なくすることができる。
【0019】
[第2の実施形態]
図2は、第2の実施形態の半導体装置の構成を表わす図である。
【0020】
この半導体装置81は、半導体チップ上に搭載される電源IP回路1と、内部電圧監視回路2と、PMU(Power Management Unit)回路84と、CPU(Central Processing Unit)85と、メモリ86と、PLL(phase locked loop)クロック回路87とを備える。
【0021】
電源IP回路1は、外部電源電圧VCCを受けて、外部電源電圧でVCCから内部電圧VDDを生成して、半導体装置81の各構成要素(CPU85、メモリ86、PLLクロック回路87)に内部電圧VDDを供給する。
【0022】
内部電圧監視回路2は、電源IP回路1で生成された内部電圧VDDを監視する。
PMU回路84は、電源IP回路1から出力される内部電圧VDDおよび内部電圧監視回路2からの検出信号に従って、電源IP回路1を制御する。
【0023】
CPU85は、半導体装置81の全体の動作を制御する。
メモリ86は、各種のデータおよびプログラムを制御する。
【0024】
PLLクロック回路87は、外部クロックCLKから内部クロックINTCLKを生成して、CPU85およびメモリ86に供給する。
【0025】
図3は、電源IP回路1と、内部電圧監視回路2の構成を表わす図である。
電源IP回路1は、基準電圧生成回路3と、パワーオンリセット回路4と、テスト回路6と、外部電圧監視回路5と、セレクタ8と、複数のレギュレータ9を備える。
【0026】
基準電圧生成回路3は、半導体装置81の外部から与えられる外部電源電圧VCCから基準電圧VREFを生成する。
【0027】
パワーオンリセット回路4は、半導体装置81の起動時に、リセット信号POCを生成して、CPU85へ供給する。
【0028】
外部電圧監視回路5は、基準電圧生成回路3から出力される基準電圧VREFと外部電源電圧VCCを分圧した電圧とを比較することによって、外部電源電圧VCCの大きさが正常であるかどうかを監視する。
【0029】
テスト回路6は、半導体装置81のテスト時に使用する回路である。
内部電圧監視回路2は、内部電圧VDDと、所定の電圧とを比較することによって、内部電圧VDDの大きさが正常であるかどうかを監視する。
【0030】
セレクタ8は、通常時には基準電圧生成回路3から出力される基準電圧VREFを出力し、テスト時にはテスト回路23から出力されるバーンインテスト電圧BIVを出力する。
【0031】
レギュレータ9は、セレクタ8から出力される基準電圧VREFまたはバーンインテスト電圧BIVを受けて、一定の内部電圧VDDを生成して、CPU85、メモリ86などに供給する。
【0032】
PMU回路7は、リセット信号POCおよび検出信号DEC1、DEC2を受けて、レギュレータ9の動作を制御する。
【0033】
基準電圧生成回路3は、ロウパスフィルタ(LPF)10と、カレントソース(CS)回路11と、バンドギャップレファレンス(BGR)回路12と、参照電圧(VREF)生成回路13とを備える。パワーオンリセット回路4は、PORA回路14と、遅延回路(DELAY)15と、遅延回路(DELAY)16と、オペアンプOP2と、AND回路18と、パルスフィルタ(PF)19とを備える。テスト回路6は、モニタ回路群623と、バーンインテスト回路24とを備える。外部電圧監視回路5は、分圧回路20と、オペアンプOP3と、パルスフィルタ(PF)22とを備える。内部電圧監視回路2は、ロウパスフィルタ(LPF)25と、CS回路26と、BGR回路27と、VREF生成回路28と、オペアンプOP5とを備える。
【0034】
まず、基準電圧生成回路3に含まれる各構成要素について説明する。
ロウパスフィルタ(LPF)10は、外部電源VCCのノイズを除去し、ノイズを除去した電圧VCC2を、ノイズに敏感な回路であるCS回路11、BGR回路12、VREF生成回路13、遅延回路(DELAY)15、遅延回路(DELAY)16、およびオペアンプOP3に供給する。
【0035】
CS回路11は、定電流IBを生成して、BGR回路12、VREF生成回路13、PORA回路14、DELAY15、DELAY16、オペアンプOP2、およびオペアンプOP3に供給する。
【0036】
BGR回路12は、バイポーラトランジスタのバンドギャップを利用して、温度、製造プロセスおよび電源電圧に依存しない電圧Vaを生成して、VREF生成回路13およびモニタ回路群623に供給する。
【0037】
VREF生成回路13は、電圧Vaおよび定電流IBを受けて、基準電圧VREFを生成する。
【0038】
次に、パワーオンリセット回路4に含まれる各構成要素について説明する。
PORA回路14は、外部電源電圧VCCの立ち上がり時に、パワーオンリセット信号PORを出力する。外部電源電圧VCCの立ち上がり速度が速い時と遅い時の両方に対応するために、2つのDELAY15,16と、オペアンプOP2が設けられている。
【0039】
DELAY15は、パワーオンリセット信号PORを遅延させた信号d1を出力する。
DELAY16は、DELAY15の出力をさらに遅延させた信号d2を出力する。
【0040】
オペアンプOP2は、DEALY16の出力信号d2と、基準電圧VREFの差を増幅して出力する。
【0041】
AND回路18は、DELAY15の出力d1と、オペアンプOP2の出力の論理積を出力する。
【0042】
パルスフィルタ(PF)19は、AND回路18の出力のノイズを除去して、リセット信号POCを出力する。
【0043】
次に、テスト回路6に含まれる各構成要素について説明する。
モニタ回路群623は、基準電圧VREF、電圧Va、検出信号DEC1、および内部電圧VDDをモニタしたモニタ電圧MONV1〜4を出力する。
【0044】
バーンインテスト回路24は、バーンインテスト時に、バーンインテスト電圧BIVを出力する。
【0045】
次に、外部電圧監視回路5に含まれる各構成要素について説明する。
分圧回路20は、外部電圧VCCを分圧して、分圧電圧VCCDを出力する。
【0046】
オペアンプOP3は、分圧電圧VCCDと、基準電圧VREFの大きさを比較して、比較結果を表わす信号DE1を出力する。
【0047】
パルスフィルタ(PF)22は、オペアンプOP3の出力信号DE1のノイズを除去して、検出信号DEC1を出力する。
【0048】
次に、内部電圧監視回路2に含まれる各構成要素について説明する。
ロウパスフィルタ(LPF)25は、外部電源VCCのノイズを除去し、ノイズを除去した電圧VCC3を、ノイズに敏感な回路であるCS回路26、BGR回路27、VREF生成回路28に供給する。
【0049】
CS回路26は、定電流IB2を生成して、BGR回路27、VREF生成回路28、およびオペアンプOP5に供給する。
【0050】
BGR回路27は、温度、製造プロセスおよび電源電圧に依存しない電圧Va2を生成して、VREF生成回路28に供給する。
【0051】
VREF生成回路28は、電圧Va2および定電流IB2を受けて、基準電圧VREF2を生成する。
【0052】
オペアンプOP5は、内部電圧VDDと、基準電圧VREF2の大きさを比較して、比較結果を表わす検出信号DEC2を出力する。
【0053】
次に、上述の電源IP回路1および内部電圧監視回路2の各構成要素の回路およびその回路を半導体チップのコーナ領域に配置するかどうかについて説明する。
【0054】
(LPF10)
図4は、ロウパスフィルタ(LPF)10の構成を表わす図である。
【0055】
LPF10は、電源電圧VCCのノイズを低減するために用いられる。
LPF10は、抵抗素子R1と容量素子C1のみで構成され、外部電源電圧VCCを受けて、ノイズが除去された電圧VCC2を出力する。
【0056】
抵抗素子および容量素子は、応力の影響が小さい。また、LPF10は、外部電源電圧VCCのノイズを除去するためのものなので、たとえ応力の影響を受けて特性が変化しても、出力電圧VCC2を受ける回路に与える影響は少ない。
【0057】
したがって、本実施の形態では、LPF10の回路全体を半導体チップのコーナ領域に配置する。
【0058】
LPF10の出力電圧VCC2を受ける回路と、LPF10とを結ぶ配線の長さが長くなると、出力電圧VCC2の伝送過程でノイズが混入される可能性が高くなる。それゆえ、本実施形態では、半導体チップのコーナ領域に配置されるLPF10と、半導体チップの縁よりも内側のコア領域に配置されるLPF10の出力電圧VCC2を受ける回路とを近接した位置に配置する。
【0059】
ここで、LPF10の出力電圧VCC2を受ける回路は、基準電圧生成回路3内の残りの回路(CS回路11、BGR回路12、VREF生成回路13)およびパワーオンリセット回路4内のオペアンプOP2である。
【0060】
(CS回路11内のスタートアップ回路)
図5は、CS回路11の構成を表わす図である。
【0061】
CS回路11は、定電流生成回路52と、スタートアップ回路53とを含む。
定電流生成回路52は、電源電圧VCC2とグランドとの間に直列に接続されるPチャネルMOSトランジスタP2と、抵抗素子R5と、NチャネルMOSトランジスタN2とを備える。また、定電流生成回路52は、電源電圧VCC2とグランドとの間に直列に接続されるPチャネルMOSトランジスタP3と、NチャネルMOSトランジスタN3とを備える。
【0062】
スタートアップ回路53は、外部電源電圧VCC2とノードBの間に設けられたPチャネルMOSトランジスタP4と、外部電源電圧VCC2とグランドの間に設けられた直列接続されたPチャネルMOSトランジスタP5と抵抗素子R6とを備える。
【0063】
NチャネルMOSトランジスタN2と抵抗素子R5と間のノードCは、PチャネルMOSトランジスタP2のゲートとPチャネルMOSトランジスタP5のゲートに接続される。
【0064】
PチャネルMOSトランジスタP3のゲートは、PチャネルMOSトランジスタP2と抵抗素子R5の間のノードDと接続する。NチャネルMOSトランジスタN2のゲートとNチャネルMOSトランジスタN3のゲートは、ノードBに接続される。ノードBから定電流IBが出力される。PチャネルMOSトランジスタP4のゲートは、PチャネルMOSトランジスタP5と抵抗素子R6の間のノードAに接続される。
【0065】
電流生成回路52に安定点が2点存在するため、スタートアップ回路53によって、正常動作ができる1つの安定点に収束し、かつ立ち上がりが加速する。
【0066】
電源電圧VCC2の立ち上がり時に、抵抗素子R6によって、スタートアップ回路53内のノードAが0Vに引き抜かれてロウレベルとなる。そのため、PチャネルMOSトランジスタP4がオンとなり、ノードBを通じて定電流生成回路52に電流が注入される。定電流生成回路52が安定点付近になるとノードAがハイレベルになって、PチャネルMOSトランジスタP4がオフとなり、安定した定電流IBがノードBから出力される。
【0067】
スタートアップ回路53に含まれる抵抗素子R1は、応力の影響が小さく、なおかつ応力の影響を受けても、スタートアップ回路53は、比較的マージンがとりやすい。
【0068】
したがって、本実施の形態では、スタートアップ回路53に含まれる抵抗素子R1を半導体チップのコーナ領域に配置する。
【0069】
スタートアップ回路53に含まれる抵抗素子R1と、スタートアップ回路53内の残りの回路とを結ぶ配線の長さが長くなると、配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるスタートアップ回路53内の抵抗素子R6と、半導導体チップの縁よりも内側のコア領域に配置されるスタートアップ回路53内の残りの回路とを近接した位置に配置する。
【0070】
(VREF生成回路13内の出力安定化回路)
図6は、VREF生成回路13の構成を表わす図である。
【0071】
VREF生成回路13は、電圧生成部99を含む。
電圧生成部99は、オペアンプOP1と、セレクタSL1,SL10と、外部電源電圧VCC2とグランドとの間に配置されるPMOSトランジスタP1と複数の直列接続された抵抗素子RR1〜RRnとを含む。
【0072】
オペアンプOP1は、BGR回路12から出力される電圧Vaと、セレクタSL1の出力との差を増幅して、PMOSトランジスタP1のゲートに出力する。
【0073】
セレクタSL10は、複数の隣接する抵抗素子間のノードの中の選択されたノードの電圧を基準電圧VREFとして出力する。
【0074】
セレクタSL1は、複数の隣接する抵抗素子間のノードのうち、プロセスばらつきに応じて選択されたノードの電圧を出力する。
【0075】
VREF生成回路13は、フィードバック経路が含まれるので、オペアンプOP1の位相余裕とPSRR(Power Supply Rejection Ratio)の改善のため、出力安定化回路51を含む。
【0076】
出力安定化回路51は、PMOSトランジスタと抵抗素子RR1の間のノードとグランドとの間に設けられる直列接続された抵抗素子R2,R3,R4と容量素子C2を含む。出力安定化回路51は、抵抗素子と容量素子のみで構成されるため、応力の影響が小さく、かつ応力の影響を受けても、VREF生成回路13は比較的マージンがとりやすい回路である。
【0077】
したがって、本実施の形態では、出力安定化回路51を半導体チップのコーナ領域に配置する。
【0078】
出力安定化回路51と、出力安定化回路51と接続されるVREF生成回路13内の電圧生成部99とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるVREF生成回路13内の出力安定化回路51と、半導体チップの縁よりも内側のコア領域に配置されるVREF生成回路13内の電圧生成部99とを近接した位置に配置する。
【0079】
(PORA回路14)
図7は、PORA回路14の構成を表わす図である。
【0080】
PORA回路14は、電源電圧VCC2とグランドとの間に設けられたPチャネルMOSトランジスタP6と、抵抗素子R7と、インバータIV51,IV52を備える。
【0081】
PチャネルMOSトランジスタP7のゲートは、定電流IBを受ける。PチャネルMOSトランジスタP6と抵抗素子R7との間のノードが、インバータIV1と接続される。インバータIV2が、パワーオンリセット信号PORを出力する。
【0082】
本実施の形態では、PORA回路14の全体を半導体チップの縁の内側のコア領域に配置する。
【0083】
(DELAY15内の容量素子C2)
図8は、DELAY15の構成を表わす図である。
【0084】
DELAY15は、外部電源電圧VCCとグランドとの間に直列に設けられるPチャネルMOSトランジスタP7と、PチャネルMOSトランジスタP8と、NチャネルMOSトランジスタN8とを備える。また、DELAY15は、外部電源電圧VCCとグランドとの間に直列に設けられるPチャネルMOSトランジスタP9と、NチャネルMOSトランジスタN9とを備える。
【0085】
PチャネルMOSトランジスタP7のゲートは、定電流IBを受ける。
PチャネルMOSトランジスタP8とNチャネルMOSトランジスタN8で構成されるインバータIV1には、パワーオンリセット信号PORが入力される。インバータIV1の出力は、PチャネルMOSトランジスタP9とNチャネルMOSトランジスタN9で構成されるインバータIV2に入力される。インバータIV2は、遅延信号d1を出力する。
【0086】
DELAY15は、さらに、インバータIV1の出力を遅延させるための容量素子C2を含む。容量素子C2は、応力の影響が小さいという特性を有する。
【0087】
したがって、本実施の形態では、DELAY15内の容量素子C2を半導体チップのコーナ領域に配置する。
【0088】
容量素子C2が、DELAY15内の残りの回路と遠く離れていると、配線容量と抵抗が加わり遅延量が増加するが、この遅延量は、相対的に容量素子C2による遅延量に対して無視できる程度である。また、配線にノイズが注入されても、DELAY15の後段のPF19によって、ノイズが除去される。
【0089】
したがって、本実施の形態では、回路全体のスペースを考慮して、DELAY15内の容量素子C2と、DELAY15内の残りの素子とは比較的離れた位置に配置する。
【0090】
(DELAY16内の容量素子C8)
図9は、DELAY16の構成を表わす図である。
【0091】
DELAY16は、外部電源電圧VCCとグランドとの間に直列に設けられるPチャネルMOSトランジスタP14と、PチャネルMOSトランジスタP15と、NチャネルMOSトランジスタN15とを備える。
【0092】
PチャネルMOSトランジスタP14のゲートは、定電流IBを受ける。
PチャネルMOSトランジスタP15とNチャネルMOSトランジスタN15で構成されるインバータIV3には、遅延信号d1が入力される。インバータIV3は、遅延信号d1をさらに遅延させた遅延信号d2を出力する。
【0093】
DELAY16は、さらに入力される信号を遅延させるための容量素子C8を含む。
容量素子C8は、応力の影響が小さいという特性を有する。したがって、本実施の形態では、DELAY16内の容量素子C8を半導体チップのコーナ領域に配置する。
【0094】
容量素子C8が、DELAY16内の残りの回路と遠く離れていると、配線容量と抵抗が加わり遅延量が増加するが、この遅延量は相対的に、容量素子C8による遅延量に対して無視できる程度である。また、配線にノイズが注入されても、DELAY16の後段のPF20によって、ノイズが除去される。
【0095】
したがって、本実施の形態では、回路全体のスペースを考慮して、DELAY16内の容量素子C8と、DELAY16内の残りの素子とを比較的離れた位置に配置する。
【0096】
(パルスフィルタ(PF)19)
図10は、PF19の構成を表す図である。
【0097】
PF19は、PチャネルMOSトランジスタP10とNチャネルMOSトランジスタN10で構成されるインバータIV4と、PチャネルMOSトランジスタP11とNチャネルMOSトランジスタN11で構成されるインバータIV5とを備える。PF19は、さらに、外部電源電圧VCCとグランドとの間に直列に接続された容量素子C4および容量素子C5と、インバータIV4の出力と、インバータIV5の入力の間に設けられる抵抗素子R8を備える。
【0098】
インバータIV4は、リセット信号POAを受ける。インバータIV5の入力は、容量素子C4と容量素子C5の間に接続される。インバータIV5は、リセット信号POCを出力する。
【0099】
PF19は、デジタル回路である。すなわち、入力される信号POAおよび出力される信号POCは、ロウレベルまたはハイレベルのデジタル信号である。
【0100】
したがって、PF19を構成する素子は、応力の影響を受けても、出力される信号POCの特性の変化は少ない。
【0101】
したがって、本実施の形態では、PF19の回路全体を半導体チップのコーナ領域に配置する。
【0102】
また、入力される信号POAおよび出力される信号POCは、デジタル信号のため、PF19に接続される回路との間の配線にノイズが混入されても、ノイズの影響を受けにくい。したがって、本実施の形態では、回路全体のスペースを考慮して、PF19と、PF19と接続されるAND回路18を比較的離れた位置に配置する。
【0103】
(外部電圧監視回路5内の分圧回路20)
図11は、外部電圧監視回路5内の分圧回路20の構成を表わす図である。
【0104】
分圧回路20は、電源電圧VCCを抵抗分圧した電圧Vdを生成して、オペアンプOP3に出力する。
【0105】
オペアンプOP3は、電圧Vdと、基準電圧VREFとを比較して、比較結果を表わす検出信号DEC1を出力する。
【0106】
分圧回路20は、抵抗素子RA1〜RA4のみで構成されているため、応力の影響は小さい。また、分圧回路20は、抵抗比によって電圧Vdを出力しているため、抵抗素子RA1〜RA4をすべてコーナ領域に配置して、応力の影響を抵抗素子RA1〜RA4のすべてに対して一律にすることによって、抵抗比が変化せずに、その結果、電圧Vdが変化しないようにすることができる。
【0107】
したがって、本実施の形態では、分圧回路20を半導体チップのコーナ領域に配置する。
【0108】
分圧回路20と、オペアンプOP3とを結ぶ配線の長さが長くなると、電圧Vdの伝送過程でノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、分圧回路20と、オペアンプOP3とを近接した位置に配置する。
【0109】
(パルスフィルタ(PF)22)
図12は、PF21の構成を表す図である。
【0110】
PF21は、PチャネルMOSトランジスタP12とNチャネルMOSトランジスタN12で構成されるインバータIV6と、PチャネルMOSトランジスタP13とNチャネルMOSトランジスタN13で構成されるインバータIV7とを備える。PF21は、さらに、外部電源電圧VCCとグランドとの間に直列に接続された容量素子C6および容量素子C7と、インバータIV6の出力と、インバータIV7の入力の間に設けられる抵抗素子R9を備える。
【0111】
インバータIV6は、オペアンプOP3の出力信号DE1を受ける。インバータIV7の入力は、容量素子C6と容量素子C7の間に接続される。インバータIV7は、検出信号DE1を出力する。
【0112】
PF21は、デジタル回路である。すなわち、入力される信号DE1および出力される信号DEC1は、ロウレベルまたはハイレベルのデジタル信号である。
【0113】
したがって、PF22を構成する素子は、応力の影響を受けても、出力される信号DEC1の特性の変化は少ない。
【0114】
したがって、本実施の形態では、PF22の回路全体をコーナ領域に配置する。
また、入力される信号DE1および出力される信号DEC1は、デジタル信号のため、PF22に接続される回路との間の配線にノイズが混入されても、ノイズの影響を受けにくい。したがって、本実施の形態では、回路全体のスペースを考慮して、PF22と、PF22と接続される回路(オペアンプOP3)とを比較的離れた位置に配置する。
【0115】
(バーンインテスト回路24)
図13は、バーンインテスト回路24の構成を表す図である。
【0116】
バーンインテスト回路24は、分圧回路98を含む。
分圧回路98は、電源電圧VCCを抵抗分圧した電圧V1〜V4を生成して、セレクタSL2に出力する。セレクタSL2は、入力される電圧V1〜V4の中の1つを選択して、バーンインテスト電圧BIVとして出力する。
【0117】
分圧回路98は、抵抗素子RB1〜RB4のみで構成されているため、応力の影響は小さい。また、分圧回路99は、抵抗比によって電圧V1〜V4を出力しているため、抵抗素子RB1〜RB4のすべてを半導体チップのコーナ領域に配置して、応力の影響を抵抗素子RB1〜RB4のすべてに対して一律にすることによって、抵抗比が変化せずに、その結果、電圧V1〜V4が変化しないようにすることができる。
【0118】
また、バーンインテスト回路24は、テスト時のみ使用されるため、半導体装置81の重要な実動作に関係しないため、ノイズの影響は大きなダメージとならない。
【0119】
したがって、本実施の形態では、バーンインテスト回路24の全体を半導体チップのコーナ領域に配置する。
【0120】
また、バーンインテスト回路24と、バーンインテスト回路24と接続される回路を結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなるが、前述したように、バーンインテスト回路24は、半導体装置81の重要な実動作に関係しない。
【0121】
したがって、本実施の形態では、本実施の形態では、回路全体のスペースを考慮して、バーンインテスト回路24と、バーンインテスト回路24と接続される回路(すなわち、セレクタ8)とを比較的離れた位置に配置する。
【0122】
(モニタ回路23)
図14は、モニタ回路群623に含まれるモニタ回路23の構成を表す図である。
【0123】
モニタ回路23は、バッファ機能を有するオペアンプOP4を備える。
オペアンプOP4は、増幅度1のボルテージフォロア回路であり、基準電圧VREFを受けて、モニタ電圧MONV1を出力する。
【0124】
モニタ回路23は、オペアンプOP4の位相余裕とPSRRの改善のために、容量素子C10からなる出力安定化回路64を備える。出力安定化回路64は、容量素子C10に代えて、抵抗素子および容量素子で構成してもよい。
【0125】
出力安定化回路64は、容量素子C10(または変形例として容量素子および抵抗素子)で構成されているので、応力の影響が小さい。また、出力安定化回路64は、応力の影響を受けても比較的マージンがとりやすい回路である。
【0126】
したがって、本実施の形態では、出力安定化回路64を半導体チップのコーナ領域に配置する。一方、オペアンプOP4は、応力の影響を受けやすい。また、オペアンプOP4が基準電圧生成回路3と遠く離れた位置に配置されると、基準電圧VREFを伝送する配線の長さが長くなるため、基準電圧VREFにノイズが混入される可能性が高くなる。よって、オペアンプOP4は、半導体チップのコーナ領域に配置しない。
【0127】
出力安定化回路64と、出力安定化回路64と接続されるモニタ回路23内のオペアンプOP4とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、出力安定化回路64と、オペアンプOP4とを近接した位置に配置する。
【0128】
(モニタ回路23)
図15は、モニタ回路群623に含まれるモニタ回路61の構成を表す図である。
【0129】
モニタ回路61は、バッファ機能を有するオペアンプOP11を備える。
オペアンプOP11は、増幅度1のボルテージフォロア回路であり、Vaを受けて、モニタ電圧MONV2を出力する。
【0130】
モニタ回路61は、オペアンプOP11の位相余裕とPSRRの改善のために、容量素子C9からなる出力安定化回路65を備える。
【0131】
出力安定化回路65は、容量素子C9に代えて、抵抗素子および容量素子で構成してもよい。
【0132】
出力安定化回路65は、容量素子C9(または変形例として容量素子および抵抗素子)で構成されているので、応力の影響が小さい。また、出力安定化回路65は、応力の影響を受けても比較的マージンがとりやすい回路である。
【0133】
したがって、本実施の形態では、出力安定化回路65を半導体チップのコーナ領域に配置する。一方、オペアンプOP11が基準電圧生成回路3と遠く離れた位置に配置されると、電圧Vaを伝送する配線の長さが長くなるため、電圧Vaにノイズが混入される可能性が高くなる。よって、オペアンプOP11は、半導体チップのコーナ領域に配置しない。
【0134】
出力安定化回路65と、出力安定化回路65と接続されるモニタ回路61内のオペアンプOP11とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、出力安定化回路65と、オペアンプOP11とを近接した位置に配置する。
【0135】
(モニタ回路62)
図16は、モニタ回路群623に含まれるモニタ回路62の構成を表す図である。
【0136】
モニタ回路62は、バッファ機能を有するオペアンプOP12を備える。
オペアンプOP12は、増幅度1のボルテージフォロア回路であり、内部電圧VDDを受けて、モニタ電圧MONV3を出力する。
【0137】
モニタ回路62は、オペアンプOP12の位相余裕とPSRRの改善のために、容量素子C20からなる出力安定化回路81を備える。出力安定化回路81は、容量素子C20に代えて、抵抗素子および容量素子で構成してもよい。
【0138】
出力安定化回路81は、容量素子C20(または変形例として容量素子および抵抗素子)で構成されているので、応力の影響が小さい。また、出力安定化回路81は、応力の影響を受けても比較的マージンがとりやすい回路である。
【0139】
さらに基準電圧VREFおよび電圧Vaは、電源IP回路1内の他の回路へ供給されるため、高い精度でモニタする必要があるが、内部電圧VDDは、電源IP回路1内の他の回路へ供給されず、少しぐらいの精度の劣化は問題とならない場合がある。
【0140】
したがって、本実施の形態では、出力安定化回路81だけでなく、オペアンプOP12を含むモニタ回路62の全体を半導体チップのコーナ領域に配置する。
【0141】
また、内部電圧VDDのノイズの許容性および回路のスペースを考慮して、半導体チップのコーナ領域に配置されるモニタ回路62と、モニタ回路62に入力される内部電圧VDDを出力するレギュレータ9とを、比較的離れた位置に配置する。
【0142】
(モニタ回路63)
図17は、モニタ回路群623に含まれるモニタ回路63の構成を表す図である。
【0143】
モニタ回路63は、バッファ機能を有するオペアンプOP13を備える。
オペアンプOP13は、増幅度1のボルテージフォロア回路であり、検出信号DEC1を受けて、モニタ電圧MONV4を出力する。
【0144】
モニタ回路63は、オペアンプOP13の位相余裕とPSRRの改善のために、容量素子C20からなる出力安定化回路82を備える。出力安定化回路82は、容量素子C19に代えて、抵抗素子および容量素子で構成してもよい。
【0145】
出力安定化回路82は、容量素子C19(または変形例として容量素子および抵抗素子)で構成されているので、応力の影響が小さい。また、出力安定化回路82は、応力の影響を受けても比較的マージンがとりやすい回路である。
【0146】
さらに基準電圧VREFおよび電圧Vaは、電源IP回路1内の他の回路へ供給されるため、高い精度でモニタする必要があるが、検出信号DEC1は、電源IP回路1内の他の回路へ供給されず、少しくぐらいの精度の劣化は問題とならない場合がある。
【0147】
したがって、本実施の形態では、出力安定化回路82だけでなく、オペアンプOP13を含むモニタ回路63の全体を半導体チップのコーナ領域に配置する。
【0148】
(LPF25)
図18は、ロウパスフィルタ(LPF)25の構成を表わす図である。
【0149】
LPF25は、電源電圧VCCのノイズを低減するために用いられる。
LPF25は、抵抗素子R11と容量素子C11のみで構成され、外部電源電圧VCCを受けて、ノイズが除去された電圧VCC3を出力する。
【0150】
抵抗素子および容量素子は、応力の影響が小さい。また、LPF25は、外部電源電圧VCCのノイズを除去するためのものなので、たとえ応力の影響を受けて特性が変化しても、出力電圧VCC3を受ける回路に与える影響は少ない。
【0151】
したがって、本実施の形態では、LPF25の回路全体を半導体チップのコーナ領域に配置する。
【0152】
LPF25の出力電圧VCC3を受ける回路と、LPF25を結ぶ配線の長さが長くなると、出力電圧VCC3の伝送過程でノイズが混入される可能性が高くなる。それゆえ、本実施形態では、半導体チップのコーナ領域に配置されるLPF25と、半導体チップの縁よりも内側のコア領域に配置されるLPF25の出力電圧VCC3を受ける回路とを近接した位置に配置する。
【0153】
ここで、LPF25の出力電圧VCC3を受ける回路は、内部電圧監視回路2内の残りの回路(CS回路26、BGR回路27、VREF生成回路28、オペアンプOP5)である。
【0154】
(VREF生成回路28内の出力安定化回路)
図19は、VREF生成回路28の構成を表わす図である。
【0155】
VREF生成回路13は、電圧生成部99を含む。
電圧生成部95は、オペアンプOP51と、セレクタSL53,SL11と、外部電源電圧VCC3とグランドとの間に配置されるPMOSトランジスタP52と複数の直列接続された抵抗素子RD1〜RDnとを含む。
【0156】
オペアンプOP51は、BGR回路27から出力される電圧Va2と、セレクタSL111の出力との差を増幅して、PチャネルMOSトランジスタP51のゲートに出力する。
【0157】
セレクタSL53は、複数の隣接する抵抗素子間のノードの中の選択されたノードの電圧を基準電圧VREF2として出力する。
【0158】
セレクタSL11は、複数の隣接する抵抗素子間のノードのうち、プロセスばらつきに応じて選択されたノードの電圧を出力する。
【0159】
VREF生成回路28は、フィードバック経路が含まれるので、オペアンプOP51の位相余裕とPSRR(Power Supply Rejection Ratio)の改善のため、出力安定化回路61を含む。
【0160】
出力安定化回路61は、PMOSトランジスタP52と抵抗素子RD1の間のノードとグランドとの間に設けられる直列接続された抵抗素子R12,R13,R14と容量素子C12を含む。出力安定化回路61は、抵抗素子と容量素子のみで構成されるため、応力の影響が小さく、かつ応力の影響を受けても、VREF生成回路28は比較的マージンがとりやすい回路である。
【0161】
したがって、本実施の形態では、出力安定化回路61を半導体チップのコーナ領域に配置する。
【0162】
出力安定化回路61と、出力安定化回路61と接続されるVREF生成回路28内の電圧生成部95とを結ぶ配線の長さが長くなると、その配線にノイズが混入される可能性が高くなる。それゆえ、本発明の実施形態では、半導体チップのコーナ領域に配置されるVREF生成回路28内の出力安定化回路61と、半導体チップの縁よりも内側のコア領域に配置されるVREF生成回路28内の電圧生成部95とを近接した位置に配置する。
【0163】
(CS回路26)
図20は、CS回路26の構成を表わす図である。
【0164】
CS回路26は、定電流生成回路62と、スタートアップ回路63とを含む。
定電流生成回路62は、電源電圧VCC3とグランドとの間に直列に接続されるPチャネルMOSトランジスタP22と、抵抗素子R25と、NチャネルMOSトランジスタN22とを備える。また、定電流生成回路62は、電源電圧VCC3とグランドとの間に直列に接続されるPチャネルMOSトランジスタP23と、NチャネルMOSトランジスタN23とを備える。
【0165】
スタートアップ回路63は、外部電源電圧VCC3とノードB2の間に設けられたPチャネルMOSトランジスタP24と、外部電源電圧VCC3とグランドの間に設けられた直列接続されたPチャネルMOSトランジスタP25とNチャネルMOSトランジスタN27とを備える。
【0166】
NチャネルMOSトランジスタN22と抵抗素子R25と間のノードC2は、PチャネルMOSトランジスタP22のゲートとPチャネルMOSトランジスタP25のゲートに接続される。
【0167】
PチャネルMOSトランジスタP23のゲートは、PチャネルMOSトランジスタP22と抵抗素子R25の間のノードD2と接続する。NチャネルMOSトランジスタN22のゲートとNチャネルMOSトランジスタN23のゲートは、ノードB2に接続される。PチャネルMOSトランジスタP24のゲートは、PチャネルMOSトランジスタP25とPチャネルMOSトランジスタN27の間のノードA2に接続される。
【0168】
PチャネルMOSトランジスタP25のゲートとNチャネルMOSトランジスタP27のゲートは、PMU回路7からパワーダウン解除信号PDを受ける。
【0169】
定電流生成回路62に安定点が2点存在するため、スタートアップ回路63によって、正常動作ができる1つの安定点に収束する。
【0170】
外部電源電圧VCCが立ち上がるまでは、パワーダウン解除信号PDのレベルは不定であるので、外部電源電圧VCCが立ち上がるまでは、定電流生成回路62は、正常な定電流IBを出力できない可能性があるが、内部電圧監視回路2内の定電流IBを使用する回路は、外部電源電圧VCCの立ち上がり時には、動作保証する必要性が少ないので、問題とならない。
【0171】
外部電源電圧VCCが立ち上がった後に、パワーダウン解除信号PDがハイレベルになると、NチャネルMOSトランジスタN27がオンとなり、スタートアップ回路63内のノードA2がロウレベルとなり、PチャネルMOSトランジスタP24がオンとなる。その後、パワーダウン解除信号がロウレベルとなると、PチャネルMOSトランジスタP26がオンとなり、ノードB2を通じて定電流生成回路62に電流が注入される。定電流生成回路62が安定点付近になるとノードA2がハイレベルになって、PチャネルMOSトランジスタP24がオフとなり、安定した定電流IB2がノードB2から出力される。
【0172】
このCS回路26は、図5のCS回路11に含まれるサイズの大きな抵抗素子R6を含まれないため、CS回路26の回路の面積が小さくなる。CS回路11のように一部を半導体チップのコーナ領域に配置する必要がないので、CS回路26の全体を半導体チップの縁の内側のコア領域に配置する。
【0173】
(配置例)
次に、上述した電源IP回路1および内部電圧監視回路2内の各構成要素の特性を利用した、電源IP回路1内の素子と内部電圧監視回路2内の各構成要素の配置について説明する。
【0174】
図21は、第2の実施形態の半導体チップ200上への電源IP回路1および内部電圧監視回路2内の各構成要素の配置例を表わす図である。
【0175】
この半導体チップ200は、矩形の形状を有する。半導体チップの4つの縁に複数のIOセル205が配置される。
【0176】
IOセル205は、PAD、入力バッファ、出力バッファ、およびESD保護回路などをセットにして含む。複数のIOセル205は、すべて同一のサイズである。
【0177】
半導体チップは、4つのコーナ領域201,202,203,204を含む。
コーナ領域201およびコーナ領域203には、電源IP回路1に含まれる素子のうち、チップのコーナ領域に配置可能な素子が配置される。コーナ領域201には、接続される素子と近接した配置が必要な素子が配置される。コーナ領域202には、接続される素子と離れた位置に配置可能な素子が配置される。
【0178】
半導体チップの縁の内側のコア領域内の第1の領域220には、電源IP回路1内の素子のうち、コーナ領域201およびコーナ領域203に配置されない残りの素子が配置される。コーナ領域201は、4つのコーナ領域201〜204のうち、第1の領域220に最も近い位置にある。
【0179】
コーナ領域202には、内部電圧監視回路2に含まれる素子のうち、チップのコーナ領域に配置可能な素子が配置される。
【0180】
半導体チップの縁の内側のコア領域内の第2の領域221には、内部電圧監視回路2に含まれる素子のうち、コーナ領域202に配置されない残りの素子が配置される。コーナ領域202は、4つのコーナ領域201〜204のうち、第2の領域221に最も近い位置にある。
【0181】
このように、電源IP回路1内の残りの素子と、内部電圧監視回路2内の残りの素子とをコア領域内の別箇の領域220,221に配置することによって、電源IP回路1内のコーナ領域に配置可能で、かつ残りの素子と近接した配置が必要な素子と、内部電圧監視回路2内のコーナ領域に配置可能な素子を別箇のコーナ領域201,202に配置することができる。
【0182】
仮に、電源IP回路1内の残りの素子と、内部電圧監視回路2内の残りの素子とをコア領域内の1つの領域に配置したとすると、電源IP回路1内のコーナ領域に配置可能で、かつ残りの素子と近接した配置が必要な素子と、内部電圧監視回路2内のコーナ領域に配置可能な素子を1つのコーナ領域に配置しなければならず、すべてを配置しきれない。
【0183】
また、本実施の形態では、内部電圧監視回路2が、電源IP回路1内の基準電圧生成回路3内のCS回路11およびLPF10と離れた位置に配置される。仮に、内部電圧監視回路2が、CS回路11から出力される定電流IBおよびLPF10から出力される電源電圧VCC2を受けて動作する場合には、内部電圧監視回路2が定電流IBおよび電源電圧VCC2に混入されるノイズの影響を受ける。それゆえ、本実施の形態では、内部電圧監視回路2内に専用のCS回路26およびLPF25を備えることとした。
【0184】
ここで、第1のコーナ領域201には、図4に示すLPF10の全体(抵抗素子と容量素子からなる)と、図6に示すVREF生成回路13内の出力安定化回路51(抵抗素子と容量素子からなる)と、図5に示すCS回路11内の抵抗素子R6が配置される。第1のコーナ領域201には、さらに、図11に示す外部電圧監視回路5内の分圧回路20(抵抗素子からなる)、図14に示すモニタ回路23内の出力安定化回路64(容量素子からなる)、図15に示すモニタ回路61内の出力安定化回路65(容量素子からなる)が配置される。
【0185】
第2のコーナ領域202には、図8に示すDELAY15内の容量素子C2と、図9に示すDELAY16内の容量素子C8と、図10に示すPF19の全体と、図12に示すPF22の全体と、図13に示すバーンインテスト回路24の全体が配置される。第2のコーナ領域202には、さらに、図16に示すモニタ回路62の全体、図17に示すモニタ回路63の全体が配置される。
【0186】
容量素子C2、C8を、それらに接続される回路と離れた位置に配置できるのは、前述したように、遅延量の増加やノイズの混入が問題とならないからである。PF19、PF22を、それらに接続される回路と離れた位置に配置できるのは、前述したように、入出力信号がデジタル信号だからである。バーンインテスト回路24を、それらに接続される回路と離れた位置に配置できるは、前述したように、バーンインテストは、半導体装置81の重要な実動作に関係しないからである。モニタ回路62,63を、それらが接続される回路と離れた位置に配置できるのは、前述のように、内部電圧VDD、検出信号DEC1は、それほど高い精度で監視しなくても問題となることが少ないからである。
【0187】
第3のコーナ領域203に配置されるのは、図18に示すLPF25の全体(抵抗素子と容量素子からなる)と、図19に示すVREF生成回路28内の出力安定化回路61(抵抗素子と容量素子からなる)である。
【0188】
以上のように、本実施の形態によれば、IOセルが配置できないデッドスペースである2つのコーナ領域に電源IP回路を構成する一部の素子を配置し、1つのコーナ領域に内部電圧監視回路を構成する一部の素子を配置することによって、半導体チップに配置できる素子を増加させることができる。また、電源IP回路を構成する一部の素子のうち、配線長が長くなるとノイズの影響を受けやすい素子を、電源IP回路を構成する残りの素子が配置される領域に近いコーナ領域に配置することによって、ノイズの混入を防止できる。
【0189】
[第3の実施形態]
図22は、第3の実施形態の半導体チップ200上への電源IP回路1および内部電圧監視回路2内の各構成要素の配置例を表わす図である。
【0190】
この配置例が、図21の配置例と相違する点は、コーナ領域203の代わりに、コーナ領域204に、電源IP回路1内の素子のうち、遠隔のコーナ領域に配置可能な素子が配置される。
【0191】
また、第2の実施形態では、コア領域内の第1の領域220と、コーナ領域203とが、半導体チップの内部の配線のみで接続されていた。これに対して、第3の実施形態では、コア領域内の第1の領域220と、コーナ領域204とが、チップ内部の配線と、IOセル内のPAD210、ワイヤ配線211、IOセル内のPAD212を通じて接続される。
【0192】
これにより、コア領域に素子が密集しており、第1の領域220とコーナ領域204とを接続する配線をチップ内部に設けることが難しい場合でも、PADとワイヤ配線を通じて第1の領域220とコーナ領域204とを接続することができる。
【0193】
なお、また、同じパッケージであれば異なるチップでも接続できるため、半導体チップAのコア領域の第1の領域Sに電源IP1回路の残りの素子を配置し、半導体チップBのコーナ領域Rに電源IP回路1内の素子のうち、遠隔のコーナ領域に配置可能な素子が配置し、第1の領域Sと、コーナ領域Rとを、PADとワイヤ配線を通じて接続することとしてもよい。
【0194】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0195】
1 電源IP回路、2 内部電圧監視回路、3 基準電圧生成回路、4 パワーオンリセット回路、5 外部電圧監視回路、6 テスト回路、7 PMU回路、8 セレクタ、9 レギュレータ、10,25 LPF、11,26 CS回路、12,27 BGR回路、13,28 VREF生成回路、14 PORA回路、15,16 DELAY、18 AND回路、19,22 PF、20 分圧回路、23,61〜63 モニタ回路、24 バーンインテスト回路、51,61 出力安定化回路、52,62 定電流生成回路、53,63 スタートアップ回路、81,350 半導体装置、85 CPU、86 メモリ、87 PLLクロック回路、95,99 電圧生成部、201〜204 コーナ領域、205,307 IOセル、200,320 半導体チップ、210,212 PAD,211 ワイヤ配線、220 第1の領域、221 第2の領域、301 第1のコーナ領域、302 第2のコーナ領域、303 第3のコーナ領域、304 第4のコーナ領域、310 基準電圧回路の一部の素子、311 基準電圧回路の残りの素子、390 コア領域、623 モニタ回路群、OP1〜OP5,OP11〜OP13,OP51 オペアンプ、R1〜R9,R11〜R14,RR1〜RRn,RB1〜RB4,RD1〜RDn 抵抗素子、C1,C2,C4〜C12,C19,C20 容量素子、P1〜P15,P22〜P25,P52 PチャネルMOSトランジスタ、N2,N3,N8〜N13,N15,N22,N23,N27 NチャネルMOSトランジスタ、SL1,SL2,SL10,SL11,SL53 セレクタ、IV1〜IV7,IV51,IV52 インバータ。
図1
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