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特開2015-228702シングルエンドのキャパシタンスが低減された電圧制御発振器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-228702(P2015-228702A)
(43)【公開日】2015年12月17日
(54)【発明の名称】シングルエンドのキャパシタンスが低減された電圧制御発振器
(51)【国際特許分類】
   H03B 5/08 20060101AFI20151120BHJP
   H03B 5/12 20060101ALI20151120BHJP
【FI】
   H03B5/08 A
   H03B5/12 B
【審査請求】有
【請求項の数】26
【出願形態】OL
【外国語出願】
【全頁数】15
(21)【出願番号】特願2015-173626(P2015-173626)
(22)【出願日】2015年9月3日
(62)【分割の表示】特願2014-545873(P2014-545873)の分割
【原出願日】2011年12月19日
(71)【出願人】
【識別番号】593096712
【氏名又は名称】インテル コーポレイション
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】アシュケナージ,オリ
(72)【発明者】
【氏名】バニン,ロテム
(72)【発明者】
【氏名】デガニ,オフィル
【テーマコード(参考)】
5J081
【Fターム(参考)】
5J081AA02
5J081BB02
5J081CC30
5J081CC43
5J081CC44
5J081DD04
5J081DD11
5J081EE02
5J081EE03
5J081EE18
5J081KK02
5J081KK09
5J081KK22
5J081KK23
5J081LL05
5J081MM01
(57)【要約】
【課題】シングルエンドのキャパシタンスが低減された電圧制御発振器(VCO)を備えた無線通信回路等を提供する。
【解決手段】一実施形態において、VCOは変圧器、キャパシタバンク、及びゲイン段を有してよい。変圧器は一次インダクタ及び二次インダクタを有してよく、二次インダクタは一次インダクタへ誘導結合されてよい。キャパシタバンクは二次インダクタへ結合されてよく、VCOの総キャパシタンスの大部分を提供してよい。ゲイン段は一次インダクタへ結合され、供給信号を受信し、一次インダクタにおいて差動電流を駆動して、VCOの共振周波数に等しい周波数を有する出力信号を二次インダクタにわたって引き起こすよう構成されてよい。
【選択図】図1A
【特許請求の範囲】
【請求項1】
無線通信のための回路であって、
無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合される電圧制御発振器と
を有し、
前記電圧制御発振器は、
巻数が同じである一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクと、
前記一次インダクタへ結合され、供給信号を受信し、前記電圧制御発振器の共振周波数と略等しい周波数を有して前記二次インダクタの両端で出力信号を生成すように前記一次インダクタにおいて電流を駆動するゲイン段と
を有する、回路。
【請求項2】
前記無線トランシーバは、前記無線通信信号を送信し、
前記出力信号の周波数は、キャリア周波数に対応する、
請求項1に記載の回路。
【請求項3】
前記電圧制御発振器は、前記ゲイン段へ結合される1つ以上のバラクタを更に有し、該1つ以上のバラクタは、前記一次インダクタと並列に結合され、前記供給信号を受信する、
請求項1に記載の回路。
【請求項4】
前記キャパシタバンクは、複数のスイッチを有し、該複数のスイッチのうちの個々のスイッチは、前記キャパシタバンクの1つ以上のキャパシタを選択的に前記二次インダクタと並列に結合するように該1つ以上のキャパシタへ結合される、
請求項1に記載の回路。
【請求項5】
前記一次インダクタはセンタータップを有する、
請求項1に記載の回路。
【請求項6】
前記一次インダクタは、第1端子及び第2端子を有し、
前記ゲイン段は、第1ドレイン及び第1ゲートを備える第1トランジスタと、第2ドレイン及び第2ゲートを備える第2トランジスタとを有し、
前記第1ドレインは、前記第1端子へ結合され、
前記第2ドレインは、前記第2端子へ結合され、
前記第1ゲートは、前記第2端子へ結合され、
前記第2ゲートは、前記第1端子へ結合される、
請求項1乃至5のうちいずれか一項に記載の回路。
【請求項7】
前記一次インダクタは、第1端子及び第2端子を有し、
前記二次インダクタは、第3端子及び第4端子を有し、
前記ゲイン段は、第1ドレイン及び第1ゲートを備える第1トランジスタと、第2ドレイン及び第2ゲートを備える第2トランジスタとを有し、
前記第1ドレインは、前記第1端子へ結合され、
前記第2ドレインは、前記第2端子へ結合され、
前記第1ゲートは、前記第4端子へ結合され、
前記第2ゲートは、前記第3端子へ結合される、
請求項1乃至5のうちいずれか一項に記載の回路。
【請求項8】
前記キャパシタバンクは、前記供給信号とは異なる制御信号を受信し、該制御信号は、前記キャパシタバンクのキャパシタンスを制御する、
請求項1に記載の回路。
【請求項9】
前記一次インダクタ及び前記二次インダクタは、巻数が2である、
請求項1に記載の回路。
【請求項10】
前記一次インダクタにおいて前記ゲイン段によって駆動される前記電流は、差動電流である、
請求項1に記載の回路。
【請求項11】
無線通信のための集積回路であって、
無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記一次インダクタへ結合され、前記二次インダクタの出力端子で前記出力信号を生じさせるゲイン段と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクと
を有する、集積回路。
【請求項12】
前記ゲイン段は、供給信号を受信し、
前記キャパシタバンクは、前記供給信号とは異なる制御信号を受信し、該制御信号は、前記キャパシタバンクのキャパシタンスを制御する、
請求項11に記載の集積回路。
【請求項13】
前記無線通信信号を処理するベースバンド回路を更に有する
請求項11に記載の集積回路。
【請求項14】
前記一次インダクタ及び前記二次インダクタは、巻数が同じである、
請求項11に記載の集積回路。
【請求項15】
前記一次インダクタは、第1端子及び第2端子を有し、
前記ゲイン段は、第1ドレイン及び第1ゲートを備える第1トランジスタと、第2ドレイン及び第2ゲートを備える第2トランジスタとを有し、
前記第1ドレインは、前記第1端子へ結合され、
前記第2ドレインは、前記第2端子へ結合され、
前記第1ゲートは、前記第2端子へ結合され、
前記第2ゲートは、前記第1端子へ結合される、
請求項11に記載の集積回路。
【請求項16】
前記一次インダクタは、第1端子及び第2端子を有し、
前記二次インダクタは、第3端子及び第4端子を有し、
前記ゲイン段は、第1ドレイン及び第1ゲートを備える第1トランジスタと、第2ドレイン及び第2ゲートを備える第2トランジスタとを有し、
前記第1ドレインは、前記第1端子へ結合され、
前記第2ドレインは、前記第2端子へ結合され、
前記第1ゲートは、前記第4端子へ結合され、
前記第2ゲートは、前記第3端子へ結合される、
請求項11に記載の集積回路。
【請求項17】
前記出力周波数は、前記キャリア周波数と略等しい、
請求項11乃至16のうちいずれか一項に記載の集積回路。
【請求項18】
前記ゲイン段は、一対の交差結合トランジスタを有する、
請求項11乃至16のうちいずれか一項に記載の集積回路。
【請求項19】
複数のアンテナと、
プロセッサと、
前記プロセッサ及び前記複数のアンテナと結合され、MIMOインターフェースを提供するネットワークインターフェースと
を有し、
前記ネットワークインターフェースは、
前記アンテナのうちの1つ以上を用いて無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクであって、該キャパシタバンクのキャパシタンスを制御する制御信号を受信する前記キャパシタバンクと、
前記一次インダクタへ結合され、前記制御信号とは異なる供給信号を受信し、前記二次インダクタの両端で前記出力信号を生成すように前記一次インダクタにおいて差動電流を駆動するゲイン段と
を有する、コンピュータ装置。
【請求項20】
前記プロセッサへ結合されるタッチスクリーンディスプレイを更に有する
請求項19に記載のコンピュータ装置。
【請求項21】
前記プロセッサへ結合されるバッテリと、
前記プロセッサへ結合されるハードディスクドライブと
を更に有する請求項19に記載のコンピュータ装置。
【請求項22】
前記プロセッサへ結合されるバッテリと、
前記プロセッサへ結合される不揮発性メモリポートと
を更に有する請求項19に記載のコンピュータ装置。
【請求項23】
前記一次インダクタは、第1端子及び第2端子を有し、
前記ゲイン段は、第1ドレイン及び第1ゲートを備える第1トランジスタと、第2ドレイン及び第2ゲートを備える第2トランジスタとを有し、
前記第1ドレインは、前記第1端子へ結合され、
前記第2ドレインは、前記第2端子へ結合され、
前記第1ゲートは、前記第2端子へ結合され、
前記第2ゲートは、前記第1端子へ結合される、
請求項19乃至22のうちいずれか一項に記載のコンピュータ装置。
【請求項24】
前記出力周波数は、前記キャリア周波数と略等しい、
請求項19乃至22のうちいずれか一項に記載のコンピュータ装置。
【請求項25】
プロセッサと、
前記プロセッサへ結合されるシステムメモリと、
前記プロセッサへ結合される電源インターフェースと、
前記プロセッサへ結合されるオーディオコネクタと、
前記プロセッサと結合されるネットワークインターフェースと
を有し、
前記ネットワークインターフェースは、
1つ以上のアンテナを用いて無線通信ネットワークを介してキャリア周波数により無線通信信号を送信又は受信する無線トランシーバと、
前記無線トランシーバへ結合され、出力周波数により出力信号を供給し、該出力信号の周波数が前記キャリア周波数に対応する電圧制御発振器と
を有し、
前記電圧制御発振器は、
一次インダクタ及び二次インダクタを有し、該二次インダクタが前記一次インダクタへ誘導結合されるよう構成される変圧器と、
前記二次インダクタへ結合され、前記電圧制御発振器の総キャパシタンスの大部分を提供するキャパシタバンクであって、該キャパシタバンクのキャパシタンスを制御する制御信号を受信する前記キャパシタバンクと、
前記一次インダクタへ結合され、前記制御信号とは異なる供給信号を受信し、前記二次インダクタの両端で前記出力信号を生成すように前記一次インダクタにおいて差動電流を駆動するゲイン段と
を有する、無線通信システム。
【請求項26】
前記出力周波数は、前記キャリア周波数と略等しい、
請求項25に記載の無線通信システム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、概して、電子回路に関し、特に、電圧制御発振器に関する。
【背景技術】
【0002】
インダクタンス−キャパシタンス電圧制御発振器(LC−VCO;inductance-capacitance voltage controlled oscillator)は、無線通信システムのような通信システムにおいて重要なビルディングブロックである。LC−VCO設計における主な課題の1つは、電力消費を低く保ちながら低い位相ノイズを達成することである。シングルエンドの寄生キャパシタンスは、LC−VCO回路における位相ノイズの最大の原因の1つである。
【図面の簡単な説明】
【0003】
図1A】様々な実施形態に従う電圧制御発振器の回路図である。
図1B】様々な実施形態に従う電圧制御発振器の代替の構成の回路図である。
図2】様々な実施形態に従う電圧制御発振器を含む無線通信装置のブロック図である。
【発明を実施するための形態】
【0004】
本開示の実施形態は、実施例として、しかし制限なしに記載され、添付の図面において表されている。図面において、同じ参照符号は同じ要素を表す。
【0005】
本開示の実施例は、シングルエンドのキャパシタンスが低減された電圧制御発振器のための方法及び装置を含むがこれらに限られない。
【0006】
実施例の様々な態様は、当業者によって一般的に用いられている用語を用いて、それらの働きの本質を当業者に伝えるよう記載される。なお、当業者に明らかなように、代替の実施形態は、記載される態様の一部のみを有して実施されてよい。説明のために、具体的な数、材料、及び構成は、実施例の完全な理解を提供するために説明される。なお、当業者に明らかなように、代替の実施形態は、具体的な詳細によらずに実施されてよい。他の場合に、よく知られている特徴は、実施例を不明瞭にしないように省略又は簡略化される。
【0007】
更に、様々な動作は、複数の動作として、つまり、実施例を理解するのに最も有用である方法において、記載される。なお、記載の順序は、それらの動作が必然的に順序に依存することを暗示するように解釈されるべきでない。特に、それらの動作は提示の順序で実行される必要はない。
【0008】
語句“幾つかの実施形態において”は繰り返し使用される。該語句は、概して、同じ実施形態に言及しない。しかし、そうであることもある。語“有する”、“備える”及び“含む”は、文脈が別なふうに述べない限り、同義的である。語句“A及び/又はB”は(A)、(B)又は(A及びB)を意味する。語句“A/B”は、“A及び/又はB”と同様に、(A)、(B)又は(A及びB)を意味する。語句“A、B及びCのうちの少なくとも1つ”は、(A)、(B)、(C)、(A及びB)、(A及びC)、(B及びC)又は(A、B及びC)を意味する。語句“(A)B”は(B)又は(A及びB)を意味し、すなわち、Aは任意である。
【0009】
具体的な実施形態が本願において図示及び記載されているが、当業者に明らかなように、多種多様な代替及び/又は等価な実施は、本開示の実施形態の適用範囲から逸脱することなしに、図示及び記載される具体的な実施形態に取って代わってよい。本願は、本願で開示される実施形態の如何なる適応又は変形もカバーするよう意図される。従って、本開示の実施形態は特許請求の範囲及びその均等によってのみ制限されることが、はっきりと意図される。
【0010】
本願で使用されるように、用語“モジュール”は、1以上のソフトウェア若しくはファームウェアプログラム、組み合わせ論理回路、及び/又は記載される機能を提供する他の適切なコンポーネントを実行する特定用途向け集積回路(ASIC;Application Specific Integrated Circuit)、電子回路、プロセッサ(共有、専用、又はグループ)及び/又はメモリ(共有、専用、又はグループ)に言及しても、その部分であっても、あるいは、それを有してもよい。
【0011】
様々な実施形態は、シングルエンドのキャパシタンスが低減された電圧制御発振器(VCO)を提供する。一実施形態において、VCOは変圧器、キャパシタバンク、及びゲイン段を有してよい。変圧器は一次インダクタ及び二次インダクタを有してよく、二次インダクタは一次インダクタへ誘導結合されてよい。キャパシタバンクは二次インダクタへ結合されてよく、キャパシタバンクはVCOの総キャパシタンスの大部分を提供してよい。ゲイン段は一次インダクタへ結合され、供給信号を受信し、一次インダクタにおいて差動電流を駆動して、VCOの共振周波数に等しい周波数を有する出力信号を二次インダクタにわたって引き起こすよう構成されてよい。幾つかの実施形態において、VCOは、一次インダクタと並列にゲイン段へ結合される1以上のバラクタを更に有してよい。一実施形態において、バラクタは供給信号を受信してよい。
【0012】
一実施形態においては、VCO回路は、第1のノードへ結合される第1のドレイン端子を有する第1のトランジスタと、第2のノードへ結合される第2のドレイン端子を有する第2のトランジスタとを含むゲイン段を有してよい。回路は、前記第1のノードと前記第2のノードとの間に結合される一対のバラクタであって、該一対のバラクタの間の供給ノードで供給信号を受信するよう構成される前記一対のバラクタを更に有してよい。回路は、第1のノードと第2のノードとの間に結合される第1のインダクタと、第3のノードと第4のノードとの間に結合され、第1のインダクタへ誘導結合される第2のインダクタとを更に有してよい。加えて、回路は、第3のノードと第4のノードとの間に結合されるキャパシタバンクであって、選択的に、オンされる場合に第3のノードと第4のノードとの間に結合されるよう構成される複数のスイッチドキャパシタを含む前記キャパシタバンクを更に有してよい。キャパシタバンクは、VCOの総キャパシタンスの大部分を提供してよい。
【0013】
図1Aは、様々な実施形態に従うVCO100を表す。VCO100は、インダクタンス−キャパシタンスVCO(LC−VCO)100であってよい。様々な実施形態において、VCO100は、一次段103及び二次段105を備える変圧器102を有してよい。一次段103は一次インダクタ104を有してよく、二次段105は二次インダクタ106を有してよい。VCO100は、ゲイン段108及びキャパシタバンク110を更に有してよい。ゲイン段108は一次段103へ結合されてよく、入力信号(例えば、供給電圧/電流)を受信して一次インダクタ104において電流を駆動してよい。キャパシタバンク110は二次段105へ結合されて(例えば、二次インダクタ106へ結合されて)よく、VCO100の総キャパシタンスの大部分を含んでよい。
【0014】
幾つかの実施形態において、VCO100は、供給ノード112で入力信号を受信し、出力ノード114a〜bにわたって出力信号を生成してよい。二次インダクタ106は、一次インダクタ104にわたる差動電流(例えば、交流(AC))が二次インダクタ106にわたって差動電圧を引き起こすように、一次インダクタ104へ誘導結合されてよい。
【0015】
様々な実施形態において、キャパシタバンク110は、二次インダクタ106と並列結合されてよい。VCO100のキャパシタンス(例えば、キャパシタバンク110から)及びインダクタンス(例えば、一次インダクタ104及び/又は二次インダクタ106から)は、VCO100に、直流(DC)入力信号を、VCO100の共振周波数に等しい周波数を有する交流(AC)出力信号に変換させてよい。ゲイン段108は、一次インダクタ104において差動電流を駆動して出力信号を保持するためのゲインを提供してよい。
【0016】
幾つかの実施形態において、キャパシタバンク110は、複数のスイッチドキャパシタ118を有してよい。図1に示されるように、幾つかの実施形態において、スイッチドキャパシタ118は対をなして、キャパシタ118の夫々の対の間に配置されるスイッチ120とともに配置される。代替的に、キャパシタ118は、単一のキャパシタ118として及び/又は他の配置において配置されてよい。キャパシタ118は選択的に、夫々のスイッチ120がオンされる場合に第2のインダクタ106と並列に結合されてよい。スイッチ120は、個々に、集合的に、部分集合単位で(例えば、スイッチ120の個々のサブセットは別々に制御される。)制御されてよい。VCO100の共振周波数は、特定の時点でオンされるスイッチ120の個数に基づいてよい。幾つかの実施形態において、VCO100は、約2乃至約1024対のスイッチドキャパシタ118といったように、如何なる適切な個数のスイッチドキャパシタ118も有してよい。
【0017】
幾つかの実施形態において、VCO100は、1以上のバラクタ116のような追加の容量素子を有してよい。VCO100の共振周波数は、入力信号の振幅(例えば、電圧レベル)を変えることによって更に調整されてよく、これにより、バラクタ116のキャパシタンスは変更されてよい。幾つかの実施形態において、図1Aに示されるように、一対のバラクタ116が、一次インダクタ104と並列にゲイン段108へ結合されてよい。供給ノード112はバラクタ116の対の間に配置されてよい。幾つかの実施形態において、キャパシタバンク110は、一次インダクタ104へ結合されるバラクタ116に加えて、又はそれに代えて1以上のバラクタを有してよい。
【0018】
様々な実施形態において、キャパシタバンク110は、VCO100の総キャパシタンスの大部分を提供してよい。キャパシタバンク110は、シングルエンドのキャパシタンスの大きな出所であってよい。本願で使用されるように、シングルエンドのキャパシタンスは、出力ノード114a又は114bと接地との間のキャパシタンスとして定義されてよい。シングルエンドのキャパシタンスは、出力ノード114a〜bの対の間の差動キャパシタンスとは区別されてよい。(ゲイン段が直接にキャパシタバンクを駆動するVCOトポロジで起こり得るように)シングルエンドのキャパシタンスがゲイン段108へ送られる場合は、それは出力信号において位相ノイズを引き起こし得る。しかし、変圧器102は、キャパシタバンク110によって引き起こされるシングルエンドのキャパシタンスが二次インダクタ106と一次インダクタ104との間を通過することを防ぐことができる。むしろ、差動キャパシタンスのみが二次インダクタ106と一次インダクタ104との間を通過してよい。然るに、二次段105へ結合される(例えば、二次インダクタ106へ結合される)VCO100の総キャパシタンスの大部分を有することによって、VCO100のシングルエンドのキャパシタンスは実質的に低減され得る。然るに、VCO100は低位相ノイズを有することができる。加えて、VCO100の電力消費は総体的に小さくなり得る。
【0019】
1つの実験において、変圧器の二次段へ結合されたスイッチドキャパシタバンクを有する58GHzのVCOは、キャリアからの1MHzオフセット及び2GHzのバンド幅で約−110dBc/Hz(帯域幅のヘルツごとのキャリアを下回るデシベル)の位相ノイズを示した。そのような結果は、他のVCO設計によって提供されたものを下回る位相ノイズを示す。
【0020】
幾つかの実施形態において、VCO100の総キャパシタンスの実質的に全ては二次インダクタ106へ結合されてよい。例えば、VCO100におけるスイッチドキャパシタ118の全てが二次インダクタ106へ結合されてよい。一次インダクタ104は、バラクタ116の対へ結合されてもされなくてもよい。バラクタ116の対は、VCO100の総キャパシタンスの比較的小さい部分を占めてよい。他の実施形態において、1以上のスイッチドキャパシタ118は一次インダクタ104へ結合されてよい。
【0021】
幾つかの実施形態において、ゲイン段108は、一対の交差結合されたトランジスタ122a〜b(例えば、第1のトランジスタ122a及び第2のトランジスタ122b)を有してよい。一実施形態において、第2のトランジスタ122bのゲートは、一次インダクタ104の第1の端子124で第1のトランジスタ122aのドレインへ結合されてよく、第1のトランジスタ122aのゲートは、一次インダクタ104の第2の端子126で第2のトランジスタ122bのドレインへ結合されてよい。第1のトランジスタ122a及び第2のトランジスタ122bの夫々のソースは接地端子128へ結合されてよい。
【0022】
図1Bは、トランジスタ122a〜bのゲートが二次段105へ結合されるVCO100におけるゲイン段108の代替の構成を示す。図1Bに示されるように、第2のトランジスタ122bのゲートは、二次インダクタ106の第1の端子130へ結合されてよく、第1のトランジスタ122aのゲートは、二次インダクタ106の第2の端子132へ結合されてよい。トランジスタ122a〜bは依然として図1Bに示される構成において交差結合されてよい。これは、夫々のトランジスタ122a〜bのゲートが夫々、トランジスタ122a〜bのドレインが夫々結合される端子124又は126から見てVCO100の反対側で、二次インダクタ106の端子132又は130へ結合されてよいためである。
【0023】
第1及び第2のトランジスタ122a及び122bは夫々n型トランジスタ(例えば、型金属酸化膜半導体(NMOS;n-type metal-oxide-semiconductor)トランジスタ)として図1A乃至1Bで示されているが、他の実施形態においては、第1及び第2のトランジスタ122a及び122bはp型トランジスタ(例えば、p型金属酸化膜半導体(PMOS;p-type metal-oxide-semiconductor)トランジスタ)であってよい。代替的に、第1のトランジスタ122a又は第2のトランジスタ122bの一方はn型トランジスタであってよく、他方はp型トランジスタであってよい。更に、実施形態は、ゲイン段が変圧器の一次段を駆動し且つVCOの総キャパシタンスの大部分が変圧器の二次段へ結合されるよう変圧器を有する如何なるVCOトポロジも有してよい。
【0024】
様々な実施形態において、入力信号は、電圧源及び/又は電流源のような供給源(図示せず。)によって供給されてよい。幾つかの実施形態において、供給源は、図1A乃至Bに示されるように供給ノード112でVCO100へ結合されてよい。他の実施形態においては、供給源は、図1A乃至Bに示される供給ノード112とは異なるノードへ、例えば、第2のトランジスタ122a及び第2のトランジスタ122bのソースで結合されてよい。
【0025】
様々な実施形態において、一次インダクタ104及び/又は二次インダクタ106は如何なる適切な巻数も有してよい。幾つかの実施形態において、一次インダクタ104及び二次インダクタ106は同じ巻数を有してよい。他の実施形態においては、一次インダクタ104は、二次インダクタ106よりも多い巻数又は少ない巻数を有してよい。
【0026】
本願で記載されるVCO100は様々なシステムに組み込まれてよい。図2は、一実施形態に関し、1以上のプロセッサ204と、プロセッサ204の少なくとも1つへ結合されるシステム制御ロジック208と、システム制御ロジック208へ結合されるシステムメモリ212と、システム制御ロジック208へ結合される不揮発性メモリ(NVM;non-volatile memory)/ストレージ216と、システム制御ロジック208へ結合されるネットワークインターフェース220とを有するシステム200を例示する。様々な実施形態において、システム200は無線通信装置であってよい。
【0027】
1以上のプロセッサ204は、1以上のシングルコア又はマルチコアプロセッサを有してよい。1以上のプロセッサ204は、汎用のプロセッサと専用のプロセッサ(例えば、グラフィクスプロセッサ、アプリケーションプロセッサ、等)との如何なる組み合わせも有してよい。
【0028】
一実施形態のためのシステム制御ロジック208は、プロセッサ204の少なくとも1つへの及び/又はシステム制御ロジック208と通信する如何なる適切な装置若しくは構成要素への如何なる適切なインターフェースも提供するよう如何なる適切なインターフェースコントローラも有してよい。
【0029】
一実施形態のためのシステム制御ロジック208は、システムメモリ212へのインターフェースを提供するよう1以上のメモリコントローラを有してよい。システムメモリ212は、例えば、システム200のための、データ及び/又は命令をロードし且つ記憶するために使用されてよい。一実施形態のためのシステムメモリ212は、例えば、適切な動的ランダムアクセスメモリ(DRAM;dynamic random access memory)のような、如何なる適切な揮発性メモリも有してよい。
【0030】
NVM/ストレージ216は、例えば、データ及び/又は命令を記憶するために使用される1以上の有形な、非一時的なコンピュータ可読媒体を有してよい。NVM/ストレージ216は、例えば、フラッシュメモリのような如何なる適切な不揮発性メモリも有してよく、且つ/あるいは、例えば、1以上のハードディスクドライブ(HDD;hard disc drive)、1以上のコンパクトディスク(CD;compact disk)ドライブ、及び/又は1以上のデジタルバーサタイルディスク(DVD;digital versatile disk)ドライブのような如何なる適切な不揮発性記憶装置も有してよい。
【0031】
NVM/ストレージ216は記憶リソースを有してよく、システム200が組み込まれる装置の物理的に一部であるか、又はそのような装置によってアクセス可能であってよいが、必ずしも装置の一部である必要はない。例えば、NVM/ストレージ216は、ネットワークインターフェース220を介してネットワーク上でアクセスされてよい。
【0032】
ネットワークインターフェース220は、システム200が1以上のネットワーク上で及び/又は何らかの他の適切な装置と通信するための無線インターフェースを提供するよう無線トランシーバ222を有してよい。ネットワークインターフェース220は、如何なる適切なハードウェア及び/又はファームウェアも有してよい。ネットワークインターフェース220は1以上のアンテナを有してよい。例えば、ネットワークインターフェース220は、MIMO無線インターフェースを提供するよう複数のアンテナを有してよい。一実施形態のためのネットワークインターフェース220は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデム、及び/又は無線モデムを有してよい。
【0033】
幾つかの実施形態において、トランシーバ222は、無線通信ネットワーク上でデータ信号を送信及び/又は受信するよう構成されてよい。データ信号はキャリア周波数により送信及び/又は受信されてよい。他の実施形態において、トランシーバ222は、ワイヤ線ネットワーク及び/又は他の通信インターフェースを介してデータ信号を送信してよい。
【0034】
様々な実施形態において、VCO100は、トランシーバ222がデータ信号を送信及び/又は受信するのを助けるようトランシーバ222へ結合されてよい。VCO100は、トランシーバ222にVCO100の出力信号を供給してよく、VCO100の共振周波数は、キャリア周波数に等しい周波数を有する出力信号を生成するよう(例えば、スイッチ並びに/又は入力信号及び供給ノード112を制御することによって)調整されてよい。トランシーバ222は、無線通信ネットワーク上でデータ信号を送信及び/又は受信するためにVCO100の出力信号を使用してよい。
【0035】
幾つかの実施形態において、システム200は、例えば、2009年5月13日付けであらゆる修正、更新及び/又は改訂とともに承認された電気電子技術者協会(IEEE;Institute of Electrical and Electronics Engineers)802.16−2009、第3世代パートナーシッププロジェクト(3GPP;3rd Generation Partnership Project)ロングタームエボリューション(LTE;long-term evolution)プロジェクト、アドバンスドLTEプロジェクト、ウルトラモバイルブロードバンド(UMB;ultra mobile broadband)プロジェクト(“3GPP2”とも称される。)等において提示されるマルチキャリア伝送方法によって使用される直交周波数分割多重アクセス(OFDMA;orthogonal frequency division multiple access)を用いる無線通信ネットワークにおいて使用されてよい。他の実施形態においては、通信は、追加/代替の通信標準及び/又は仕様に従ってよい。
【0036】
一実施形態に関し、プロセッサ204の少なくとも1つは、システム制御ロジック208の1以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ204の少なくとも1つは、システム・イン・パッケージ(SiP;System in Package)を形成するようシステム制御ロジック208の1以上のコントローラのためのロジックとともにパッケージ化されてよい。一実施形態に関し、プロセッサ204の少なくとも1つは、システム制御ロジック208の1以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。一実施形態に関し、プロセッサ204の少なくとも1つは、システム・オン・チップ(SoC;System on Chip)を形成するようシステム制御ロジック208の1以上のコントローラのためのロジックとともに同じダイ上に集積されてよい。
【0037】
システム200は、入力/出力(I/O)デバイス232を更に有してよい。I/Oデバイス232は、システム200とのユーザインタラクションを可能にするよう設計されるユーザインターフェース、システム200との周辺機器インタラクションを可能にするよう設計される周辺機器インターフェース、且つ/あるいは、システム200に関連する環境条件及び/又は位置情報を決定するよう設計されるセンサを有してよい。
【0038】
様々な実施形態において、ユーザインターフェースは、ディスプレイ(例えば、液晶ディスプレイ、タッチスクリーンディスプレイ、等)、スピーカ、マイクロホン、1以上のカメラ(例えば、スチルカメラ及び/又はビデオカメラ)、フラッシュライト(例えば、発光ダイオードフラッシュ)、及びキーボードを含んでよいがこれらに限られない。
【0039】
様々な実施形態において、周辺機器インターフェースは、不揮発性メモリポート、オーディオジャック、及び電源インターフェースを含んでよいがこれらに限られない。
【0040】
様々な実施形態において、センサは、ジャイロセンサ、加速度計、近接センサ、周囲光センサ、及び位置決めユニットを含んでよいがこれらに限られない。位置決めユニットはまた、位置決めネットワークの構成要素、例えば、グローバルポジショニングシステム(GPS;global positioning system)衛星と通信するようネットワークインターフェース220の一部であっても、又はそれと相互作用してもよい。
【0041】
様々な実施形態において、システム200は、ラップトップコンピュータ装置、タブレットコンピュータ装置、ネットブック、スマートフォン、等のような、しかしこれらに限られないモバイルコンピュータ装置であってよい。加えて、又は代替的に、システム200は、デスクトップコンピュータ装置(例えば、パーソナルコンピュータ)、セットトップボックス、及び/又は無線基地局(例えば、エボルブドNodeB(eNodeB)、アクセスポイント(AP)等)であってよい。様々な実施形態において、システム200は、より多い若しくはより少ない構成要素、及び/又は異なるアーキテクチャを有してよい。
【0042】
更なる実施形態において、VCO100及び/又はVCO200は、装置間のワイヤ線通信を容易にするように、及び/又は同じ装置の異なる構成要素間の通信を容易にするように、他の装置において及び/又は他の目的のために組み込まれてよい。
【0043】
特定の例となる方法、装置、及び製品が本願で記載されてきたが、本開示の保護範囲はそれらに制限されない。それどころか、本願は、文字通りに又は均等の原則の下で添付の特許請求の範囲の適用範囲内に適正にある全ての方法、装置及び、製品に及ぶ。例えば、上記は、とりわけ、ハードウェアで実行されるソフトウェア又はファームウェアを含むシステムの例を開示するが、そのようなシステムは単に例示であり、限定として見なされるべきでない点が留意されるべきである。特に、開示されるハードウェア、ソフトウェア、及び/又はファームウェア部品の何れか又は全てはもっぱらハードウェアにおいて、もっぱらソフトウェアにおいて、もっぱらファームウェアにおいて、あるいは、ハードウェア、ソフトウェア、及び/又はファームウェアの何らかの組み合わせにおいて具現されてよいと考えられる。
【0044】
102 変圧器
103 一次段
104 一次インダクタ
105 二次段
106 二次インダクタ
108 ゲイン段
110 キャパシタバンク
112 供給ノード
114a,b 出力ノード
116 バラクタ
118 スイッチドキャパシタ
120 スイッチ
122a 第1のトランジスタ
122b 第2のトランジスタ
124,130 第1の端子
126,132 第2の端子
128 ソースは接地端子
200 システム
204 プロセッサ
208 システム制御ロジック
212 システムメモリ
216 ストレージ
220 ネットワークインターフェース
222 無線トランシーバ
232 I/Oデバイス
図1A
図1B
図2
【外国語明細書】
2015228702000001.pdf