特開2015-230920(P2015-230920A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-230920(P2015-230920A)
(43)【公開日】2015年12月21日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/76 20060101AFI20151124BHJP
   H01L 21/265 20060101ALI20151124BHJP
   H01L 27/08 20060101ALI20151124BHJP
   H01L 21/8222 20060101ALI20151124BHJP
   H01L 21/8248 20060101ALI20151124BHJP
   H01L 27/06 20060101ALI20151124BHJP
   H01L 21/331 20060101ALI20151124BHJP
   H01L 29/732 20060101ALI20151124BHJP
   H01L 29/861 20060101ALI20151124BHJP
   H01L 29/868 20060101ALI20151124BHJP
   H01L 21/8234 20060101ALI20151124BHJP
   H01L 21/8228 20060101ALI20151124BHJP
   H01L 27/082 20060101ALI20151124BHJP
   H01L 21/8249 20060101ALI20151124BHJP
   H01L 21/8238 20060101ALI20151124BHJP
   H01L 27/092 20060101ALI20151124BHJP
【FI】
   H01L21/76 L
   H01L21/265 R
   H01L21/265 V
   H01L27/08 331A
   H01L27/06 101U
   H01L29/72 P
   H01L29/91 C
   H01L27/06 102A
   H01L27/06 101D
   H01L27/08 101C
   H01L27/06 321F
   H01L27/08 331C
   H01L27/08 321F
【審査請求】未請求
【請求項の数】14
【出願形態】OL
【全頁数】24
(21)【出願番号】特願2014-115133(P2014-115133)
(22)【出願日】2014年6月3日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
(74)【代理人】
【識別番号】100127236
【弁理士】
【氏名又は名称】天城 聡
(72)【発明者】
【氏名】徳光 成太
【テーマコード(参考)】
5F003
5F032
5F048
5F082
【Fターム(参考)】
5F003BA27
5F003BE02
5F003BF09
5F003BG10
5F003BJ03
5F003BJ12
5F003BJ15
5F003BP22
5F032AA11
5F032AA35
5F032AA44
5F032AA67
5F032AA70
5F032AB03
5F032BA02
5F032BA03
5F032BB01
5F032CA15
5F032CA17
5F032CA18
5F032DA12
5F032DA22
5F032DA43
5F032DA44
5F032DA60
5F032DA77
5F048AA04
5F048AC01
5F048AC03
5F048AC05
5F048AC06
5F048AC10
5F048BA06
5F048BA12
5F048BA13
5F048BB01
5F048BB05
5F048BB16
5F048BC03
5F048BC18
5F048BE03
5F048BE09
5F048BF02
5F048BF16
5F048BF18
5F048BG13
5F048BG15
5F048CA02
5F048CA04
5F048CA07
5F048CA15
5F048DA06
5F048DA24
5F082BA05
5F082BA36
5F082BA39
5F082BA47
5F082BC04
5F082BC09
5F082BC11
5F082EA09
5F082GA02
(57)【要約】
【課題】基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際、素子分離用の溝など、側面に不純物を注入したくない溝の側面に不純物が注入されないようにする。
【解決手段】基板SUBには、素子分離トレンチSDTRが形成されている。素子分離トレンチSDTRは、平面視において多角形の各辺に沿って形成されている。基板SUBには、さらに第1トレンチDTR1が形成されている。第1トレンチDTR1は、素子分離トレンチSDTRのいずれの辺とも異なる方向に延びている。そして、基板SUBのうち第1トレンチDTR1の端部に位置する部分には、第1導電型領域INPL11が形成されている。
【選択図】図1
【特許請求の範囲】
【請求項1】
基板と、
前記基板に形成され、平面視において多角形の各辺に沿って形成された素子分離トレンチと、
前記基板に形成され、前記素子分離トレンチのいずれの辺とも異なる方向に延びている第1トレンチと、
前記基板のうち前記第1トレンチの端部に位置する部分に形成された第1の第1導電型領域と、
を備える半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記基板は第2導電型であり、
前記第1トレンチは、前記素子分離トレンチで囲まれた領域の内側に位置しており、
さらに、前記基板に埋め込まれた第1導電型の第1埋込層を備え、
前記第1トレンチの底面は、前記第1埋込層に達するか、または前記第1埋込層よりも下に位置しており、
前記第1の第1導電型領域は前記第1埋込層に接続している半導体装置。
【請求項3】
請求項2に記載の半導体装置において、
前記基板のうち前記素子分離トレンチの内側に位置する領域に形成されたトランジスタを備える半導体装置。
【請求項4】
請求項3に記載の半導体装置において、
前記基板のうち前記トランジスタのドレイン領域とゲート電極の間の領域に埋め込まれた埋込絶縁膜を備える半導体装置。
【請求項5】
請求項2に記載の半導体装置において、
前記基板のうち前記素子分離トレンチの内側に位置する領域に形成され、前記基板よりも不純物濃度が高い第1の第2導電型領域と、
前記第1の第1導電型領域に電気的に接続する第1コンタクトと、
前記第1の第2導電型領域に電気的に接続する第2コンタクトと、
を備える半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
複数の前記第1トレンチが、前記素子分離トレンチの少なくとも一部に沿って配置されており、
前記複数の第1トレンチ毎に前記第1の第1導電型領域が形成されている半導体装置。
【請求項7】
請求項6に記載の半導体装置において、
前記多角形は矩形であり、
前記複数の第1トレンチは、前記矩形のうちたがいに対向する第1辺及び第2辺に沿って配置されており、
前記第1辺に沿った前記第1トレンチは、第1の方向に延在しており、
前記第2辺に沿った前記第1トレンチは、第1の方向とは異なる第2の方向に延在しており、
前記第1の第1導電型領域は、前記第1トレンチの2つの端部のうち前記素子分離トレンチに近いほうの端部に形成されている半導体装置。
【請求項8】
請求項7に記載の半導体装置において、
前記第2の方向は、前記第1の方向と直交する半導体装置。
【請求項9】
請求項6に記載の半導体装置において、
前記第1の第1導電型領域は、前記第1トレンチの2つの端部のそれぞれに形成されている半導体装置。
【請求項10】
請求項2に記載の半導体装置において、
前記第1導電型領域は、前記基板のうち前記第1トレンチの一方の端部に位置する部分に形成されており、
前記第1埋込層の上に形成され、前記第1埋込層に接する第2導電型の第2埋込層と、
前記基板のうち前記第1トレンチの他方の端部に位置する部分に形成され、前記第2埋込層に接続している第2の第2導電型領域と、
前記第1の第1導電型領域に電気的に接続する第1コンタクトと、
前記第2の第2導電型領域に電気的に接続する第3コンタクトと、
を備える半導体装置。
【請求項11】
請求項2に記載の半導体装置において、
前記第1埋込層の上に形成され、前記第1埋込層に接する第2導電型の第2埋込層と、
前記基板のうち前記第1トレンチの前記端部に位置する部分に形成された第2の第2導電型領域と、
を備え、
前記第1トレンチが延在する方向において、前記第1の第1導電型領域と前記第2の第2導電型領域は並んでおり、
前記第2の第2導電型領域は、前記第2埋込層に接続しており、
さらに、
前記第1の第1導電型領域に電気的に接続する第1コンタクトと、
前記第2の第2導電型領域に電気的に接続する第3コンタクトと、
を備える半導体装置。
【請求項12】
請求項1に記載の半導体装置において、
前記多角形は矩形であり、
前記第1トレンチは、前記素子分離トレンチの各辺に対して30°以上60°以下の角度で延在している半導体装置。
【請求項13】
基板と、
前記基板に形成され、平面視において第1方向に延びている第1トレンチと、
前記基板に形成され、平面視において前記第1方向とは異なる第2方向に延びている第2トレンチと、
前記基板のうち前記第1トレンチの端部に位置する部分に形成された第1導電型領域と、
前記基板のうち前記第2トレンチの端部に位置する部分に形成された第2導電型領域と、
を備える半導体装置。
【請求項14】
基板と、
前記基板に形成され、平面視において第1方向に延びているトレンチと、
前記基板のうち前記トレンチの一方の端部に位置する部分に形成された第1導電型領域と、
前記基板のうち前記トレンチの他方の端部に位置する部分に形成された第2導電型領域と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば基板に形成されたトレンチの側面に不純物を注入した構造を有する半導体装置に適用可能な技術である。
【背景技術】
【0002】
半導体装置において、基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成することがある。特許文献1には、高濃度不純物基板の上に低濃度不純物層をエピタキシャル成長させ、この低濃度不純物層に、高濃度不純物基板に達するトレンチを形成し、さらに、このトレンチに斜め方向から不純物を注入することが記載されている。この際、第1の方向からn型不純物イオンを注入し、かつ第1の方向とは逆側からp型不純物イオンを注入することにより、トレンチの一方の側面にn型不純物領域を形成し、かつトレンチの反対側の側面にp型不純物領域を形成している。
【0003】
一方、特許文献2には、トランジスタなどの素子が形成された基板に、素子を取り囲むように溝を形成し、この溝に絶縁膜を埋め込むことにより、素子分離を行うことが記載されている。特許文献2において、この溝とは別にSTI構造の素子分離膜が形成されている。上記した溝は、素子分離膜よりも深く形成されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2002−118256号公報
【特許文献2】特開2011−66067号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際、素子分離用の溝など、側面に不純物を注入したくない溝の側面に不純物が注入されてしまう可能性が出てくる。本発明者は、この可能性を減らすことを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、基板には、素子分離トレンチが形成されている。素子分離トレンチは、平面視において多角形の各辺に沿って形成されている。基板には、さらに第1トレンチが形成されている。第1トレンチは、素子分離トレンチのいずれの辺とも異なる方向に延びている。そして、基板のうち第1トレンチの端部に位置する部分には、第1導電型領域が形成されている。
【0007】
他の一実施形態によれば、基板には、第1トレンチ及び第2トレンチが形成されている。第1トレンチは、平面視において第1方向に延びている。第2トレンチは、平面視において第1方向とは異なる第2方向に延びている。基板のうち第1トレンチの端部に位置する部分には第1導電型領域が形成されており、基板のうち第2トレンチの端部に位置する部分には第2導電型領域が形成されている。
【0008】
他の一実施形態によれば、基板には、第1トレンチが形成されている。第1トレンチは、平面視において第1方向に延びている。基板のうち第1トレンチの一方の端部に位置する部分には第1導電型領域が形成されており、基板のうち第1トレンチの他方の端部に位置する部分には第2導電型領域が形成されている。
【発明の効果】
【0009】
前記一実施の形態によれば、基板にトレンチを形成し、このトレンチに斜め方向から不純物を注入することにより、基板を深さ方向に延びる不純物領域を形成する際に、側面に不純物を注入したくない溝の側面に不純物が注入されることを抑制できる。
【図面の簡単な説明】
【0010】
図1】第1の実施形態に係る半導体装置の構成を示す断面図である。
図2】(a)は図1の点線aで囲んだ領域を拡大した図である。図2(b)は、第1素子領域の平面図である。
図3図2の変形例に係るトランジスタの構成を示す図である。
図4】半導体装置の製造方法を示す断面図である。
図5】半導体装置の製造方法を示す断面図である。
図6】半導体装置の製造方法を示す断面図である。
図7】半導体装置の製造方法を示す断面図である。
図8】(a)は第2の実施形態に係る半導体装置が有するバイポーラトランジスタの断面図であり、(b)は(a)に示したバイポーラトランジスタの平面図である。
図9】(a)は第3の実施形態に係る半導体装置が有するバイポーラトランジスタの断面図であり、(b)は(a)に示したバイポーラトランジスタの平面図である。
図10】第4の実施形態に係る半導体装置が有するダイオードの断面図である。
図11図10に示したダイオードの平面図である。
図12】第5の実施形態に係る半導体装置の平面図である。
図13図12の変形例を示す図である。
図14図12の変形例を示す図である。
図15】第6の実施形態に係る半導体装置の平面図である。
図16】第7の実施形態に係る半導体装置が有するダイオードの構成を示す断面図である。
図17図16に示したダイオードの平面図である。
図18図17の変形例を示す図である。
図19図17の変形例を示す図である。
図20図17の変形例を示す図である。
図21】第8の実施形態に係る半導体装置が有するダイオードの断面図である。
図22】第8の実施形態に係る半導体装置が有するダイオードの断面図である。
図23図21及び図22に示したダイオードの平面図である。
図24図23の変形例を示す図である。
【発明を実施するための形態】
【0011】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【0012】
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置SDの構成を示す断面図である。本実施形態に係る半導体装置SDは、基板SUBを用いて形成されている。基板SUBは、バルクの半導体(たとえばシリコン)からなるベース基板BSUBの上に、半導体(たとえばシリコン)のエピタキシャル層EPIを成長させたものである。ベース基板BSUB及びエピタキシャル層EPIは、いずれも同一の導電型(第2導電型:例えばp型)である。ベース基板BSUBの不純物濃度はエピタキシャル層EPIの不純物濃度よりも高い。そして、エピタキシャル層EPIには、エピタキシャル層EPIとは異なる導電型(第1導電型:例えばn型)である第1埋込層BINPL1が形成されている。第1埋込層BINPL1はベース基板BSUBから離れている。第1埋込層BINPL1は、エピタキシャル層EPIをエピタキシャル成長させる際に形成されているため、基板SUBの全面に形成されている。
【0013】
なお、以下の説明において、第1導電型がn型であり、第2導電型がp型である場合について説明を行う。ただし、第1導電型がp型であり、第2導電型がn型であってもよい。
【0014】
エピタキシャル層EPIには、ロジック回路を構成するトランジスタTR2,TR3、及び電力制御用のトランジスタTR1が形成されている。
【0015】
トランジスタTR2はn型の低耐圧トランジスタであり、ゲート電極GE2、ソースSOU2、及びドレインDRN2を有している。トランジスタTR3はp型の低耐圧トランジスタであり、ゲート電極GE3、ソースSOU3、及びドレインDRN3を有している。トランジスタTR2,TR3は、CMOSトランジスタを構成している。なお、ゲート電極GE2,GE3の下には、ゲート絶縁膜(図示せず)が形成されている。
【0016】
トランジスタTR1は電力制御用の横型のトランジスタであり、トランジスタTR2,TR3に対して高耐圧になっている。トランジスタTR1は、ゲート電極GE1、ソースSOU1、及びドレインDRN1を有している。ドレインDRN1とゲート電極GE1の距離は、ソースSOU1とゲート電極GE1の距離よりも大きくなっている。これにより、ドレインDRN1とゲート電極GE1の間の耐圧が高くなっている。ゲート電極GE1の下には、ゲート絶縁膜(図示せず)が形成されている。このゲート絶縁膜は、トランジスタTR2,TR3のゲート絶縁膜と同じ膜厚であるか、もしくは、厚い。なお、図2を用いて後述するが、ドレインDRN1とゲート電極GE1の間には、埋込絶縁膜STIが形成されている。
【0017】
そして、基板SUB上には絶縁膜HMSK1及び層間絶縁膜INSL1が形成されている。絶縁膜HMSK1は例えば窒化シリコン膜であり、層間絶縁膜INSL1は例えば酸化シリコン膜である。絶縁膜HMSK1及び層間絶縁膜INSL1には、コンタクトCON2,CON3,CON4,CON5,CON6,CON7が埋め込まれている。コンタクトCON2はトランジスタTR1のソースSOU1に接続しており、コンタクトCON3はトランジスタTR1のドレインDRN1に接続している。コンタクトCON4はトランジスタTR2のソースSOU2に接続しており、コンタクトCON5はトランジスタTR2のドレインDRN2に接続している。コンタクトCON6はトランジスタTR3のソースSOU3に接続しており、コンタクトCON7はトランジスタTR3のドレインDRN3に接続している。また、図示していないが、絶縁膜HMSK1及び層間絶縁膜INSL1には、ゲート電極GE1に接続するコンタクト、ゲート電極GE2に接続するコンタクト、ゲート電極GE3に接続するコンタクト、及びディープウェルDWL(後述)に接続するコンタクトも埋め込まれている。
【0018】
層間絶縁膜INSL1の上には、配線INC2,INC3,INC4,INC5,INC6,INC7が形成されている。配線INC2,INC3,INC4,INC5,INC6,INC7は、たとえばアルミニウムなどの金属によって形成されており、それぞれ、コンタクトCON2,CON3,CON4,CON5,CON6,CON7に接続している。なお、層間絶縁膜INSL1の上には、各ゲート電極に接続する配線(図示せず)及びディープウェルDWLに接続する配線も形成されている。
【0019】
トランジスタTR1は第1素子領域EL1に形成されており、トランジスタTR2,TR3は第2素子領域EL2に形成されている。詳細には、第1素子領域EL1には一つのトランジスタTR1が形成されている。一方、第2素子領域EL2には複数のトランジスタTR2,TR3が形成されている。なお、図1においては、図を簡略化するため、第2素子領域EL2には一組のトランジスタTR2,TR3のみを示している。そして、第1素子領域EL1及び第2素子領域EL2は、いずれも、素子分離トレンチSDTRによって囲まれている。素子分離トレンチSDTRは第1埋込層BINPL1を貫通しているが、ベース基板BSUBには達していない。素子分離トレンチSDTRはベース基板BSUBに達してもよい。そして、素子分離トレンチSDTRの中には埋込絶縁膜BINSLが埋め込まれている。本図に示す例では、埋込絶縁膜BINSLは、基板SUB上の層間絶縁膜INSL1の一部である。
【0020】
なお、基板SUBには、さらにn型のディープウェルDWL及び埋込コンタクトBCONが形成されている。ディープウェルDWLは底面が第1埋込層BINPL1に達しており、第1埋込層BINPL1に固定電位を与えている。埋込コンタクトBCONは基板SUBに埋め込まれたコンタクトであり、第1埋込層BINPL1を貫いている。このため、第1埋込層BINPL1より下のエピタキシャル層EPI及びベース基板BSUBには、埋込コンタクトBCONによって固定電位が与えられている。
【0021】
なお、埋込コンタクトBCONを埋め込むための溝は、例えばコンタクトCON2を埋め込むための接続孔と同一工程で形成されるが、独立した工程で形成されてもよい。この溝の内面には、絶縁膜(例えば熱酸化膜又はTEOS膜)INSL2が形成されている。これにより、埋込コンタクトBCONは第1埋込層BINPL1及びエピタキシャル層EPIのうち第1埋込層BINPL1より上に位置する部分から絶縁される。また、埋込コンタクトBCONは、コンタクトCON2等と同一工程で形成されている。このため、埋込コンタクトBCONは、層間絶縁膜INSL1及び絶縁膜HMSK1も貫いており、その上端は、層間絶縁膜INSL1上の配線INC8に接続している。
【0022】
エピタキシャル層EPIには第1トレンチDTR1が形成されている。第1トレンチDTR1は素子分離トレンチSDTRと同一工程で形成されているため、第1トレンチDTR1の底面は第1埋込層BINPL1よりも下(ベース基板BSUB側)に位置している。また、第1トレンチDTR1の内部には、埋込絶縁膜BINSLが埋め込まれている。
【0023】
そして、エピタキシャル層EPIのうち第1トレンチDTR1の側面を構成する領域の一部には、第1導電型領域INPL11(第1の第1導電型領域)が形成されている。第1導電型領域INPL11は、第1埋込層BINPL1に接続している。言い換えると、第1導電型領域INPL11は、第1埋込層BINPL1を電気的にエピタキシャル層EPIの表層まで引き上げている。
【0024】
図2(a)は図1の点線aで囲んだ領域を拡大した図である。図2(b)は、第1素子領域EL1の平面図である。なお、図2(a)は図2(b)のA−A´断面に相当している。また、図2(b)では、トランジスタTR1の構成要素の一部を省略している。
【0025】
図2(a)に示すように、第1素子領域EL1には高耐圧のトランジスタTR1が形成されている。トランジスタTR1は、ドレインDRN1、ゲート電極GE1、及びソースSOU1を有している。ドレインDRN1は、n型ウェルWL12及びその表層のn型の高濃度領域HINPL13を有している。高濃度領域HINPL13はコンタクトCON3に接続している。また、n型ウェルWL12の周囲には、n型のオフセット領域NOF11が形成されている。言い換えると、n型ウェルWL12はオフセット領域NOF11の表層に形成されている。
【0026】
一方、ソースSOU1はn型の高濃度領域HINPL12を有している。高濃度領域HINPL12は、p型ウェルWL21の表層に形成されている。また、p型ウェルWL21のうち高濃度領域HINPL12の隣に位置する部分には、p型の高濃度領域HINPL21が形成されている。そして高濃度領域HINPL12,21には、コンタクトCON2が接続している。
【0027】
また、ゲート電極GEとドレインDRN1の間には、STI構造の埋込絶縁膜STIが形成されている。上記したオフセット領域NOF11は埋込絶縁膜STIの下面の前面に形成されている。
【0028】
図2(b)に示すように、ゲート電極GE1は、ドレインDRN1のn型ウェルWL12を囲んでおり、p型ウェルWL21はゲート電極GE1を囲んでいる。また素子分離トレンチSDTRは多角形(本図に示す例では矩形)の各辺に沿って形成されており、p型ウェルWL21を囲んでいる。言い換えると、トランジスタTR1は、素子分離トレンチSDTRの内側に位置している。
【0029】
そして、p型ウェルWL21と素子分離トレンチSDTRの間の領域には、複数の第1トレンチDTR1が形成されている。複数の第1トレンチDTR1は、平面視において、いずれも素子分離トレンチSDTRのいずれの辺とも異なる方向に延在している。本図に示す例では、第1トレンチDTR1は、素子分離トレンチSDTRの各辺に対して30°以上60°以下の角度(好ましくは43°以上47°以下の角度)で延在している。そして第1導電型領域INPL11は、エピタキシャル層EPIのうち第1トレンチDTR1の端部に位置する部分に形成されている。これは、詳細を後述するように、第1導電型領域INPL11は、第1トレンチDTR1を介してエピタキシャル層EPIに不純物イオンを斜め方向から注入することによって形成されているためである。そして、不純物イオンの注入方向は、平面視において第1トレンチDTR1が延在している方向である。このため、エピタキシャル層EPIのうち素子分離トレンチSDTRの側面に位置する部分には、不純物イオンはほとんど注入されない。
【0030】
なお、本図に示す例では、第1トレンチDTR1はp型ウェルWL21とは重なっていない。そして、複数の第1トレンチDTR1は素子分離トレンチSDTRの4つの辺のうち、一つの角部を挟む2辺(図2(b)の例では右側の辺及び上側の辺)に沿っている。
第1トレンチDTR1においては、同一の端部(図2(b)の例では右上側の端部)に第1導電型領域INPL11が形成されている。
【0031】
また、素子分離トレンチSDTRの内側の領域には、さらに、複数の第2トレンチDTR2が形成されている。第2トレンチDTR2は、素子分離トレンチSDTRの4辺のうち第1トレンチDTR1が形成されていない一辺に沿って、配置されている。第2トレンチDTR2は、いずれも第1トレンチDTR1とは異なる方向(第2の方向)に延在している。本図に示す例では、第2の方向は、第1トレンチDTR1が延在する方向(第1の方向)とほぼ直交している。そして第2トレンチDTR2の一方の端部(本図に示す例では素子分離トレンチSDTRに近い側の端部)にも、第1導電型領域INPL11が形成されている。このようにすることで、第2トレンチDTR2の代わりに第1トレンチDTR1を形成する場合と比較して、すべての第1導電型領域INPL11を、p型ウェルWL21から離すことができる。
【0032】
そして、素子分離トレンチSDTRの内側には、n型ウェルWL11が形成されている。n型ウェルWL11はp型ウェルWL21を囲んでいる。図2(a)に示すように、n型ウェルWL11には、第1導電型領域INPL11の上部がつながっており、またn型ウェルWL11の表層にはn型の高濃度領域HINPL11が形成されている。高濃度領域HINPL11は、第1コンタクトCON1に接続している。第1コンタクトCON1は、高濃度領域HINPL11、n型ウェルWL11、及び第1導電型領域INPL11を介して、第1埋込層BINPL1を、層間絶縁膜INSL1上の配線INC1に接続している。なお、図2(b)に示す例では、n型ウェルWL11は素子分離トレンチSDTRの内側の全周に形成されている。ただし、n型ウェルWL11は、第1トレンチDTR1と重なる領域にのみ形成されていてもよい。
【0033】
なお、第1トレンチDTR1及び素子分離トレンチSDTRは、いずれも埋込絶縁膜STIと重なっている。言い換えると、第1トレンチDTR1及び素子分離トレンチSDTRは、埋込絶縁膜STIを貫いている。ただし、一部の第1トレンチDTR1及び素子分離トレンチSDTRの一部は、埋込絶縁膜STIと重なっていなくてもよい。
【0034】
図3(a)及び(b)は、図2の変形例に係るトランジスタTR3の構成を示す図であり、それぞれ図2(a)及び(b)に対応している。本実施形態に係るトランジスタTR3は、pチャネル型のトランジスタであり、図2におけるn型ウェルWL11、n型ウェルWL12、オフセット領域NOF11、高濃度領域HINPL12,HINPL13,HINPL21が、図2とは逆の導電型になっている。なお、図3では、分かりやすくするために、図2と同一の符号を付している。そして、図2におけるp型ウェルWL21に対応するウェルが、n型ウェルWL11と一体になっている。
【0035】
図4図7は、半導体装置SDの製造方法を示す断面図である。各図において、(a)は図1に対応しており、(b)は図2(a)に対応している。
【0036】
まず、図4(a)及び(b)に示すように、ベース基板BSUBを準備する。次いで、ベース基板BSUBにエピタキシャル層EPIを形成する。この際、エピタキシャル層EPIの形成を途中で止め、イオン注入により、第1埋込層BINPL1を形成する。次いで、第1埋込層BINPL1を熱拡散した後に再度エピタキシャル層EPIを形成する。次いで、エピタキシャル層EPIに各種ウェル(ディープウェルDWLを含む)及びオフセット領域NOF11を、例えばイオン注入法を用いて形成する。次いで、エピタキシャル層EPIに溝を形成し、この溝に絶縁膜、例えば酸化シリコン膜を埋め込む。これにより、埋込絶縁膜STIが形成される。なお、各種ウェル及びオフセット領域NOF11を形成するタイミングは、埋込絶縁膜STIを形成した後であってもよい。
【0037】
次いで、トランジスタTR1,TR2,TR3のゲート絶縁膜を形成する。次いで、ゲート電極の材料(例えばポリシリコン膜)を成膜し、この膜を選択的に除去する。これにより、ゲート電極GE1,GE2,GE3が形成される。次いで、エピタキシャル層EPIに、各高濃度領域(例えば高濃度領域HINPL11,HINPL12,HINPL13,HINPL21)を、例えばイオン注入法を用いて形成する。
【0038】
なお、ゲート電極GE1,GE2,GE3の側壁にサイドウォールが形成されている場合がある。この場合、各高濃度領域は、サイドウォールが形成されたのちに、形成される。
【0039】
次いで、図5(a)及び(b)に示すように、エピタキシャル層EPIの上に絶縁膜HMSK1を形成する。次いで、絶縁膜HMSK1上にレジストパターンPR1を形成する。レジストパターンPR1は、第1トレンチDTR1及び素子分離トレンチSDTRが形成されるべき領域に、開口を有している。次いで、レジストパターンPR1をマスクとして絶縁膜HMSK1をエッチングする。これにより、絶縁膜HMSK1のうち第1トレンチDTR1及び素子分離トレンチSDTRが形成されるべき領域には、開口が形成される。
【0040】
次いで、図6(a)及び(b)に示すように、絶縁膜HMSK1をマスクとして、埋込絶縁膜STI及びエピタキシャル層EPIをエッチングする。これにより、第1トレンチDTR1及び素子分離トレンチSDTRが形成される。その後、レジストパターンPR1が残っている場合には、レジストパターンPR1を除去する。
【0041】
次いで、図7(a)及び(b)に示すように、エピタキシャル層EPIに、n型の不純物イオンを斜め方向から注入する。このとき、不純物イオンを注入する方向を、第1トレンチDTR1が延在している方向にする。これにより、エピタキシャル層EPIのうち第1トレンチDTR1の一方の端部に位置する部分には、第1導電型領域INPL11が形成される。一方、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1と平行になっていない。従って、エピタキシャル層EPIのうち素子分離トレンチSDTRの側面に位置する部分には、不純物イオンはほとんど注入されない。そして、第1導電型領域INPL11を形成するときに、基板SUBに対するイオン注入の角度を途中で変える。ここでイオン注入は、チルト角(ベース基板BSUBの法線方向に対する角度)及びツイスト角(ベース基板BSUBのノッチを基準とした回転角度)によって定義される。このようにすることで、第1トレンチDTR1の端部及び第2トレンチDTR2の端部のそれぞれに、第1導電型領域INPL11が形成される。
【0042】
その後、層間絶縁膜INSL1を形成する。この際、層間絶縁膜INSL1の一部は、素子分離トレンチSDTRおよび第1トレンチDTR1に埋め込まれ、埋込絶縁膜BINSLになる。この際、素子分離トレンチSDTRおよび第1トレンチDTR1にボイドが形成されるが、このボイドは、層間絶縁膜INSL1(埋込絶縁膜BINSL1)で塞がれており、かつ後工程でも露出しないため、半導体装置SDの品質に影響を与えない。
【0043】
ついで、層間絶縁膜INSL1上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして層間絶縁膜INSL1をエッチングする。これにより、各コンタクトを形成するために接続孔が形成される。なお、この工程において、層間絶縁膜INSL1のうち埋込コンタクトBCONが形成されるべき領域にも接続孔が形成される。この接続孔は、エピタキシャル層EPIに形成された溝の底部まで達している。そして、これら接続孔内にWなどの金属を埋め込む。これにより、各コンタクトおよび埋込コンタクトBCONが形成される。この際、埋込コンタクトBCONを埋め込むための接続孔の側面を熱酸化しておく。
【0044】
その後、層間絶縁膜INSL1上に金属膜(例えばAl)が形成される。次いで、この金属膜を選択的に除去する。これにより、各配線が形成される。
【0045】
以上、本実施形態によれば、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1と平行になっていない。このため、エピタキシャル層EPIのうち素子分離トレンチSDTRの側面に位置する部分には、不純物イオンはほとんど注入されない。従って、第1トレンチDTR1の端部にのみ、選択的に第1導電型領域INPL11を形成することができる。
【0046】
なお半導体装置SDは、本実施形態に示したすべての素子を必要としているわけではない。また、第1トレンチDTR1及び素子分離トレンチSDTR、並びに埋込絶縁膜BINSLは、絶縁膜HMSK1より前(例えばトランジスタTR1,TR2,TR3のゲート絶縁膜を形成する前)に形成されてもよい。この場合、埋込絶縁膜BINSLは、層間絶縁膜INSL1とは別の絶縁膜になる。
【0047】
また、第2トレンチDTR2が延在する第2の方向は、第1トレンチDTR1が延在する第1の方向と異なっている。このようにすると、第1トレンチDTR1に第1導電型領域INPL11を形成するときに、第2トレンチDTR2の側面に意図しない不純物領域が形成されることを抑制できる。この効果は、第1方向と第2方向が直交しているときに、最も大きくなる。
【0048】
(第2の実施形態)
図8(a)は、第2の実施形態に係る半導体装置SDが有するバイポーラトランジスタBPTの断面図である。図8(b)は、図8(a)に示したバイポーラトランジスタBPTの平面図である。図8(a)は、図8(b)のB−B´断面に対応している。
【0049】
バイポーラトランジスタBPTは、npn型のトランジスタであり、基板SUBを用いて形成されている。基板SUBの構成は、第1トレンチDTR1、素子分離トレンチSDTR、第1導電型領域INPL11、n型ウェルWL11、および高濃度領域HINPL11の構成を含め、第1の実施形態と同様である。なお、本図に示す例では、第1トレンチDTR1は、素子分離トレンチSDTRの一辺に沿う領域のみに設けられている。ただし、第1トレンチDTR1の数及び配置は本図に示す例に限定されない。
【0050】
エピタキシャル層EPIのうち素子分離トレンチSDTRで囲まれた領域には、エミッタEMI、ベースBSE、およびコレクタCORが形成されている。ベースBSEは、p型ウェルBSE1および高濃度のp型不純物層BSE2を有している。p型不純物層BSE2は、p型ウェルBSE1の表層の一部に形成されている。エミッタEMIは、高濃度のn型不純物層であり、p型ウェルBSE1の表層の一部(例えば平面視でp型ウェルBSE1の中央部)に位置している。コレクタCORはn型ウェルCOR1及び高濃度のn型不純物層COR2を有している。なお、平面視において、p型不純物層BSE2はエミッタEMIを囲んでいる。そしてコレクタCORのn型ウェルCOR1は、p型不純物層BSE2を囲んでいる。エミッタEMIとp型不純物層BSE2の間には埋込絶縁膜STIが形成されており、また、p型不純物層BSE2とn型不純物層COR2の間にも埋込絶縁膜STIが形成されている。
【0051】
そして、ベースのp型不純物層BSE2はコンタクトCON9を介してベース電極INC10に接続しており、エミッタEMIはコンタクトCON8を介してエミッタ電極INC9に接続している。また、コレクタのn型不純物層COR2はコンタクトCON10を介してコレクタ電極INC11に接続している。
【0052】
本実施形態に係る半導体装置SDの製造方法は、第1の実施形態に示した半導体装置SDの製造方法と同様である。
【0053】
本図に示す例によっても、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1と平行になっていない。従って、第1トレンチDTR1の端部にのみ、選択的に第1導電型領域INPL11を形成することができる。
【0054】
(第3の実施形態)
図9(a)は、第3の実施形態に係る半導体装置SDが有するバイポーラトランジスタBPTの断面図である。図9(b)は、図9(a)に示したバイポーラトランジスタBPTの平面図である。図9(a)は、図9(b)のB−B´断面に対応している。本実施形態に係る半導体装置SDは、バイポーラトランジスタBPTがpnp型である点を除いて、第2の実施形態に係る半導体装置SDと同様の構成である。
【0055】
詳細には、第2の実施形態におけるp型ウェルBSE1の代わりにn型ウェルBSE3が形成されており、p型不純物層BSE2の代わりに高濃度のn型不純物層BSE4が形成されている。また、エミッタEMIは、n型ウェルBSE3の表層の一部に形成された高濃度のp型不純物層である。そして、第2の実施形態におけるn型ウェルCOR1の代わりにp型ウェルCOR3が形成されており、n型不純物層COR2の代わりに高濃度のp型不純物層COR4が形成されている。
【0056】
なお、n型ウェルBSE3は、素子分離トレンチSDTRの一辺に接する部分まで形成されている。そしてn型ウェルBSE3は、第2の実施形態におけるn型ウェルWL11も兼ねている。
【0057】
本実施形態によっても、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1と平行になっていない。従って、第1トレンチDTR1の端部にのみ、選択的に第1導電型領域INPL11を形成することができる。
【0058】
(第4の実施形態)
図10は、第4の実施形態に係る半導体装置SDが有するダイオードDDの断面図である。図11は、図10に示したダイオードDDの平面図である。図10は、図11のC−C´断面に対応している。
【0059】
ダイオードDDは基板SUBを用いて形成されている。基板SUBの構成は、第1トレンチDTR1、素子分離トレンチSDTR、第1導電型領域INPL11、n型ウェルWL11、および高濃度領域HINPL11の構成を含め、第1の実施形態と同様である。
【0060】
ダイオードDDのカソードは、第1埋込層BINPL1であり、第1導電型領域INPL11、n型ウェルWL11、および高濃度領域HINPL11を介して、第1コンタクトCON1に接続している。本図に示す例において、第1コンタクトCON1は第1埋込層BINPL1を電気的にカソード電極INC12に接続している。カソード電極INC12は層間絶縁膜INSL1の表層に形成されており、例えば第1の実施形態における配線INC4などと同一工程で形成されている。
【0061】
ダイオードDDのアノードは、p型ウェルWL23(第1の第2導電型領域)および低濃度p型ウェルLWL21であり、p型ウェルWL23の表層に形成されたp型の高濃度領域HINPL22を介して、第2コンタクトCON12に接続している。第2コンタクトCON12は、p型ウェルWL23を電気的にアノード電極INC13に接続している。アノード電極INC13は層間絶縁膜INSL1の表層に形成されており、例えば第1の実施形態における配線INC4などと同一工程で形成されている。
【0062】
なお、平面視において、複数の第1トレンチDTR1および複数の第1導電型領域INPL11は、高濃度領域HINPL22を囲むように配置されている。詳細には、複数の第1トレンチDTR1は、素子分離トレンチSDTRの各辺に沿って形成されている。そして複数の第1トレンチDTR1のそれぞれの一方の端部に第1導電型領域INPL11が形成されている。なお、本図に示す例では、全ての第1導電型領域INPL11は、第1トレンチDTR1の2つの端部のうち同一側の端部(例えば右上側の端部)に形成されている。
【0063】
高濃度領域HINPL22は矩形である。そして、第1導電型領域INPL11から第1導電型領域INPL11までの最短距離Lが、半数以上の第1導電型領域INPL11(好ましくはすべての第1導電型領域INPL11)において同一となるように、複数の第1トレンチDTR1が配置されているのが好ましい。
【0064】
本実施形態に係る半導体装置SDの製造方法は、第1の実施形態と同様である。
【0065】
本実施形態によっても、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1と平行になっていない。従って、第1トレンチDTR1の端部にのみ、選択的に第1導電型領域INPL11を形成することができる。
【0066】
(第5の実施形態)
図12は、第5の実施形態に係る半導体装置SDの平面図であり、第4の実施形態における図11に対応している。本実施形態に係る半導体装置SDは、以下の点を除いて第4の実施形態に係る半導体装置SDと同様である。
【0067】
まず、複数の第1トレンチDTR1は、素子分離トレンチSDTRの3辺に沿って配置されている。そして、複数の第2トレンチDTR2が、素子分離トレンチSDTRの残りの1辺に沿って配置されている。そして、第1の実施形態と同様に、第2トレンチDTR2の端部にも第1導電型領域INPL11が形成されている。
【0068】
本実施形態に係る半導体装置SDの製造方法は、第1の実施形態に係る半導体装置SDの製造方法と同様である。
【0069】
なお、図13に示すように、第1トレンチDTR1は素子分離トレンチSDTRの4辺のうち、互いに交わる2辺にのみ沿って配置されていてもよい。また図14に示すように、第1トレンチDTR1は、素子分離トレンチSDTRの一辺にのみ沿って配置されていてもよい。また、第1の実施形態の図2(b)に示して例において、第1トレンチDTR1の配置を図12,13のいずれかと同様にしてもよい。さらに、第1の実施形態の図3(b)に示した例において、第1トレンチDTR1の配置を図11〜13のいずれかに示した例と同様にしてもよい。
【0070】
本実施形態によっても、素子分離トレンチSDTRは、いずれの部分も第1トレンチDTR1及び第2トレンチDTR2と平行になっていない。従って、第1トレンチDTR1の端部及び第2トレンチDTR2の端部にのみ、選択的に第1導電型領域INPL11を形成することができる。また、第2トレンチDTR2は第1トレンチDTR1とは異なる方向に延在しているため、素子分離トレンチSDTRの4つの辺のうち互いに対向する2辺において、第1導電型領域INPL11を素子分離トレンチSDTRに近づけることができる。これにより、ダイオードDDの専有面積を小さくすることができる。
【0071】
また、第2トレンチDTR2が延在する第2の方向は、第1トレンチDTR1が延在する第1の方向と異なっている。このようにすると、第1トレンチDTR1に第1導電型領域INPL11を形成するときに、第2トレンチDTR2の側面に意図しない不純物領域が形成されることを抑制できる。この効果は、第1方向と第2方向が直交しているときに、最も大きくなる。
【0072】
(第6の実施形態)
図15は、第6の実施形態に係る半導体装置SDの平面図であり、第4の実施形態における図11に対応している。本実施形態に係る半導体装置SDは、第1トレンチDTR1の両方の端部に第1導電型領域INPL11が形成されている点を除いて、第4の実施形態における半導体装置SDと同様の構成である。本実施形態に係る半導体装置SDの製造方法は、第1導電型領域INPL11を形成するためのイオン注入を行っているときに、基板SUBの向きを途中で180°変更する点を除いて、第4の実施形態に係る半導体装置SDの製造方法と同様である。
【0073】
本実施形態によっても、第4の実施形態と同様の効果が得られる。また、第1トレンチDTR1の数を増やさなくても第1導電型領域INPL11の数を増やすことができるため、第1トレンチDTR1を増やさなくてもダイオードDDのカソード側(またはアノード側)の寄生抵抗を小さくすることができる。
【0074】
(第7の実施形態)
図16は、第7の実施形態に係る半導体装置SDが有するダイオードDDの構成を示す断面図である。図17図16に示したダイオードDDの平面図である。図16は、図17のD−D´断面図である。
【0075】
まず、図17に示すように、ダイオードDDのカソードは埋込絶縁膜BINSL1ではなく、エピタキシャル層EPIの表層に形成された低濃度のn型ウェルLWL11およびn型ウェルWL13である。n型ウェルWL13の表層に一部には、n型の高濃度領域HINPL14が形成されている。高濃度領域HINPL14は、コンタクトCON15を介してカソード電極INC12に接続している。
【0076】
一方、ダイオードDDのアノードは、エピタキシャル層EPIに埋め込まれたp型の第2埋込層BINPL2である。第2埋込層BINPL2は、エピタキシャル層EPIのうち第1埋込層BINPL1よりも上に位置しており、平面視において、例えばn型ウェルLWL11の下方の全面およびその周囲に形成されている。
【0077】
第1トレンチDTR1の2つの端部の一方の端部には、第1導電型領域INPL11が形成されている。一方、第1トレンチDTR1の他方の端部には、第2導電型領域INPL21(第2の第2導電型領域)が形成されている。第2導電型領域INPL21の下部は埋込絶縁膜BINSL2に接続しており、第2導電型領域INPL21の上部は、p型ウェルWL23に接続している。p型ウェルWL23の表層には、p型の高濃度領域HINPL23が形成されている。高濃度領域HINPL23は、第3コンタクトCON14を介してアノード電極INC13に接続している。なお、図16に示す例では、アノード電極INC13には、第1コンタクトCON1も接続している。
【0078】
そして、図17に示すように、複数の第1トレンチDTR1において、第1導電型領域INPL11は互いに同一側の端部(図17に示す例では右上側の端部)に形成されており、第2導電型領域INPL21は逆側の端部(図17に示す例では左下側の端部)に形成されている。
【0079】
本実施形態に係る半導体装置SDの製造方法は、以下の点を除いて、第4の実施形態に係る半導体装置SDの製造方法と同様である。まず、第2埋込層BINPL2を例えばイオン注入法を用いて形成する工程を有している。この工程は、例えばエピタキシャル層EPIを形成した後、埋込絶縁膜STIを形成する前に行われる。また、第1導電型領域INPL11を形成するためのイオン注入を行ったのち、基板SUBの向きを180°変更してからp型の不純物イオンを斜め注入することによって、第2導電型領域INPL21を形成する。
【0080】
なお、図18の平面図に示すように、本実施形態において、図12に示した第2トレンチDTR2を設けてもよい。この場合、第2トレンチDTR2においても、一方の端部に第1導電型領域INPL11が形成され、かつ他方の端部に第2導電型領域INPL21が形成されている。
【0081】
そして、本図に示す半導体装置SDの製造方法は、第1導電型領域INPL11及び第2導電型領域INPL21を形成する工程を除いて、図16及び図17に示した半導体装置SDの製造方法と同様である。本図に示す半導体装置SDにおいて、第1導電型領域INPL11を形成するときには、基板SUBに対するイオン注入の角度を途中で変更する。また、第2導電型領域INPL21を形成するときにも、基板SUBに対するイオン注入の角度を途中で変更する。これにより、第1トレンチDTR1及び第2トレンチDTR2のそれぞれに、第1導電型領域INPL11及び第2導電型領域INPL21が形成される。
【0082】
また、図19に示すように、第1導電型領域INPL11の配置を図13に示した例と同様にしてもよい。また、図20に示すように、第1導電型領域INPL11の配置を図14に示した例と同様にしてもよい。
【0083】
本実施形態によれば、第1トレンチDTR1の一方の端部に第1導電型領域INPL11を形成し、かつ第1トレンチDTR1の他方の端部に第2導電型領域INPL21を形成することができる。従って、第1導電型領域INPL11および第2導電型領域INPL21を形成する必要がある場合に、第1トレンチDTR1の数を増やさなくて済む。
【0084】
(第8の実施形態)
図21及び図22は、第8の実施形態に係る半導体装置SDが有するダイオードDDの断面図である。図23は、ダイオードDDの平面図である。そして、図21図23のE−E´断面図であり、図22図22のF−F´断面図である。本図に示すダイオードDDは、第1導電型領域INPL11および第2導電型領域INPL21が第1トレンチDTR1の同一端部側に形成されている点を除いて、第7の実施形態に係るダイオードDDと同様の構成である。
【0085】
詳細には、第1導電型領域INPL11および第2導電型領域INPL21は、第1トレンチDTR1が延在する方向に並んでいる。本図に示す例では、第2導電型領域INPL21が第1導電型領域INPL11よりも第1トレンチDTR1の近くに位置しているが、これらの相対位置は逆であってもよい。そして第1トレンチDTR1は、p型ウェルWL23と重なっている。
【0086】
本図に示す半導体装置SDの製造方法は、第1導電型領域INPL11及び第2導電型領域INPL21を形成する工程を除いて、第7の実施形態に係る半導体装置SDの製造方法と同様である。本実施形態では、第1導電型領域INPL11を形成するときの基板SUBの角度と、第2導電型領域INPL21を形成するときの基板SUBの角度は同一である。そして、第1導電型領域INPL11を形成するときのイオン注入エネルギーと、第2導電型領域INPL21を形成するときのイオン注入エネルギーを異ならせることにより、第1導電型領域INPL11および第2導電型領域INPL21を、互いが重ならないように形成している。
【0087】
なお、本実施形態においても、図24に示すように、第1トレンチDTR1の配置を図20に示した例と同様にしてもよい。また図示しないが、第1トレンチDTR1の配置を図17に示した例と同様にしてもよいし、図18に示した例と同様にしてもよい。
【0088】
本実施形態によっても、第1導電型領域INPL11および第2導電型領域INPL21を形成する必要がある場合に、第1トレンチDTR1の数を増やさなくて済む。
【0089】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0090】
BINPL1 第1埋込層
BINPL2 第2埋込層
BINSL1 埋込絶縁膜
BINSL2 埋込絶縁膜
BCON 埋込コンタクト
BINSL 埋込絶縁膜
BPT バイポーラトランジスタ
BSE ベースBSE
BSE1 p型ウェル
BSE2 p型不純物層
BSE3 n型ウェル
BSE4 n型不純物層
BSUB ベース基板
CON1 第1コンタクト
CON12 第2コンタクト
CON14 第3コンタクト
COR コレクタ
COR1 n型ウェル
COR2 n型不純物層
COR3 p型ウェル
COR4 p型不純物層
DD ダイオード
DRN1 ドレイン
DRN2 ドレイン
DRN3 ドレイン
DTR1 第1トレンチ
DTR2 第2トレンチ
DWL ディープウェル
EL1 第1素子領域
EL2 第2素子領域
EMI エミッタ
EPI エピタキシャル層
GE1 ゲート電極
GE2 ゲート電極
GE3 ゲート電極
HMSK1 絶縁膜
HINPL11 高濃度領域
HINPL12 高濃度領域
HINPL13 高濃度領域
HINPL14 高濃度領域
HNIPL21 高濃度領域
HNIPL22 高濃度領域
HINPL23 高濃度領域
INPL21 第2導電型領域
INSL1 層間絶縁膜
INSL2 絶縁膜
INPL11 第1導電型領域
LWL11 n型ウェルL
LWL21 低濃度p型ウェル
NOF11 オフセット領域
PR1 レジストパターン
SD 半導体装置
SDTR 素子分離トレンチ
STI 埋込絶縁膜STI
SOU1 ソース
SOU2 ソース
SOU3 ソース
SUB 基板
TR1 トランジスタ
TR2 トランジスタ
TR3 トランジスタ
WL11 n型ウェル
WL12 n型ウェル
WL13 n型ウェル
WL21 p型ウェル
WL23 p型ウェル
図1
図2
図3
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図5
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図20
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図24