特開2015-230952(P2015-230952A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-230952(P2015-230952A)
(43)【公開日】2015年12月21日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 27/146 20060101AFI20151124BHJP
   H04N 5/369 20110101ALI20151124BHJP
   H04N 5/374 20110101ALI20151124BHJP
【FI】
   H01L27/14 A
   H04N5/335 690
   H04N5/335 740
【審査請求】未請求
【請求項の数】20
【出願形態】OL
【全頁数】36
(21)【出願番号】特願2014-116029(P2014-116029)
(22)【出願日】2014年6月4日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(74)【代理人】
【識別番号】100113642
【弁理士】
【氏名又は名称】菅田 篤志
(74)【代理人】
【識別番号】100117008
【弁理士】
【氏名又は名称】筒井 章子
(74)【代理人】
【識別番号】100147430
【弁理士】
【氏名又は名称】坂次 哲也
(72)【発明者】
【氏名】山口 直
【テーマコード(参考)】
4M118
5C024
【Fターム(参考)】
4M118AA05
4M118AA08
4M118AB01
4M118BA14
4M118CA04
4M118CA34
4M118DD04
4M118DD12
4M118EA01
4M118EA14
4M118FA06
4M118FA28
4M118FA33
4M118GA02
4M118GD04
4M118GD06
5C024AX01
5C024CY47
5C024GX03
5C024GY31
5C024HX40
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】転送トランジスタTXのゲート電極Gtを覆う絶縁膜ZMに異方性エッチングを施してゲート電極Gtの側壁にサイドウォールスペーサSWを形成した後、半導体基板SBの表面を酸化して犠牲酸化膜SOXを形成し、その犠牲酸化膜SOXを除去することで、異方性エッチングによって半導体基板SBの内部に形成されたダメージ層を除去する。
【選択図】図20
【特許請求の範囲】
【請求項1】
フォトダイオードと、転送トランジスタと、を有する半導体装置の製造方法であって、
(a)主面を有する半導体基板を準備する工程、
(b)前記半導体基板の内部にp型の第1半導体領域を形成する工程、
(c)前記半導体基板の前記主面上に、ゲート絶縁膜を介して、第1側壁と第2側壁とを有するゲート電極を形成する工程、
(d)前記p型の第1半導体領域内であって、前記ゲート電極の前記第1側壁側に、n型の第2半導体領域を形成する工程、
(e)前記ゲート電極および前記半導体基板の前記主面を覆うように第1絶縁膜を形成する工程、
(f)前記第1絶縁膜に異方性エッチングを施し、前記ゲート電極の前記第2側壁上にサイドウォールスペーサを形成する工程、
(g)前記ゲート電極の前記第2側壁側において、前記半導体基板の前記主面を酸化して酸化膜を形成する工程、
(h)前記酸化膜を除去する工程、
(i)前記p型の第1半導体領域内であって、前記ゲート電極の前記第2側壁側に、n型の第3半導体領域を形成する工程、
を有し、
前記フォトダイオードは、前記第1半導体領域および前記第2半導体領域からなり、前記転送トランジスタは、前記ゲート電極、前記第2半導体領域および前記第3半導体領域からなる、半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記(f)工程において、前記異方性エッチングは、炭素またはフッ素を含むエッチングガスを用いて実施する、半導体装置の製造方法。
【請求項3】
請求項2記載の半導体装置の製造方法において、
前記(f)工程において、前記異方性エッチングは、前記半導体基板にRFバイアスを印加した状態で実施する、半導体装置の製造方法。
【請求項4】
請求項3記載の半導体装置の製造方法において、
前記第1絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、
前記(f)工程において、前記第2半導体領域が形成された領域を覆うように、前記第1絶縁膜上にフォトレジストパターンが設けられている、半導体装置の製造方法。
【請求項6】
請求項5記載の半導体装置の製造方法において、
前記フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。
【請求項7】
請求項6記載の半導体装置の製造方法において、
前記フォトレジスト膜には、Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S、またはIからなる不純物が含まれている、半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、
前記(h)工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。
【請求項9】
請求項1記載の半導体装置の製造方法において、
前記(d)工程の後に、さらに、
(j)前記p型の第1半導体領域内であって、前記ゲート電極の前記第1側壁側に、p型の第4半導体領域を形成する工程、
を有し、
前記第4半導体領域は、前記第2半導体領域よりも浅い、半導体装置の製造方法。
【請求項10】
フォトダイオードと転送トランジスタが配置された画素領域と、周辺トランジスタが配置された周辺回路領域と、を有する半導体装置の製造方法であって、
(a)その主面に前記画素領域と前記周辺回路領域とを有する半導体基板を準備する工程、
(b)前記画素領域において、前記半導体基板の内部にp型の第1半導体領域を、前記周辺回路領域において、前記半導体基板の内部にp型の第2半導体領域を形成する工程、
(c)前記画素領域において、前記半導体基板の前記主面上に、第1ゲート絶縁膜を介して、第1側壁と第2側壁とを有する第1ゲート電極を形成し、前記周辺回路領域において、前記半導体基板の前記主面上に、第2ゲート絶縁膜を介して、第3側壁と第4側壁とを有する第2ゲート電極を形成する工程、
(d)前記第1半導体領域内であって、前記第1ゲート電極の前記第1側壁側に、n型の第3半導体領域を形成する工程、
(e)前記第2半導体領域内であって、前記第2ゲート電極の前記第3側壁側および前記第4側壁側に、一対のn型の第4半導体領域を形成する工程、
(f)前記第1ゲート電極、前記第2ゲート電極および前記半導体基板の前記主面を覆うように第1絶縁膜を形成する工程、
(g)前記第1絶縁膜に第1異方性エッチングを施し、前記第1ゲート電極の前記第2側壁上に第1サイドウォールスペーサを、前記第2ゲート電極の前記第3側壁上および前記第4側壁上に一対の第2サイドウォールスペーサを形成する工程、
(h)前記第1ゲート電極の前記第2側壁側において、前記半導体基板の前記主面を酸化し、酸化膜を形成する工程、
(i)前記酸化膜を除去する工程、
(j)前記第1半導体領域内であって、前記第1ゲート電極の前記第2側壁側に、n型の第5半導体領域を形成し、前記第2半導体領域内であって、前記第2ゲート電極の前記第3側壁側および前記第4側壁側に、一対のn型の第6半導体領域を形成する工程、
を有し、
前記フォトダイオードは、前記第1半導体領域および前記第3半導体領域からなり、前記転送トランジスタは、前記第1ゲート電極、前記第3半導体領域および前記第5半導体領域からなり、前記周辺トランジスタは、前記第2ゲート電極および前記一対の第6半導体領域からなる、半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法において、
前記(g)工程において、前記第1異方性エッチングは、炭素またはフッ素を含むエッチングガスを用いて実施する、半導体装置の製造方法。
【請求項12】
請求項11記載の半導体装置の製造方法において、
前記(g)工程において、前記第1異方性エッチングは、前記半導体基板にRFバイアスを印加した状態で実施する、半導体装置の製造方法。
【請求項13】
請求項12記載の半導体装置の製造方法において、
前記第1絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置の製造方法。
【請求項14】
請求項10記載の半導体装置の製造方法において、
前記(g)工程において、前記第3半導体領域が形成された領域を覆うように、前記第1絶縁膜上に第1フォトレジストパターンが設けられている、半導体装置の製造方法。
【請求項15】
請求項14記載の半導体装置の製造方法において、
前記第1フォトレジストパターンはフォトレジスト膜からなる、半導体装置の製造方法。
【請求項16】
請求項15記載の半導体装置の製造方法において、
前記フォトレジスト膜には、Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S、またはIからなる不純物が含まれている、半導体装置の製造方法。
【請求項17】
請求項10記載の半導体装置の製造方法において、
前記(i)工程において、前記酸化膜は、ウェットエッチング法により除去される、半導体装置の製造方法。
【請求項18】
請求項10記載の半導体装置の製造方法において、
前記(d)工程の後に、さらに、
(k)前記第1半導体領域内であって、前記第1ゲート電極の前記第1側壁側に、p型の第7半導体領域を形成する工程、
を有し、
前記第7半導体領域は、前記第3半導体領域よりも浅い、半導体装置の製造方法。
【請求項19】
請求項10記載の半導体装置の製造方法において、さらに、
(l)前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第2ゲート電極、前記第2サイドウォールスペーサおよび前記半導体基板の前記主面を覆うように第2絶縁膜を形成する工程、
(m)前記画素領域において、前記第5半導体領域が形成された領域を覆うように前記第2絶縁膜上に第2フォトレジストパターンを設ける工程、
(n)前記(m)工程の後に、前記第2絶縁膜に第2異方性エッチングを施し、前記一対の第6半導体領域の表面を露出する工程、
(o)前記一対の第6半導体領域の表面にシリサイド膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項20】
請求項19記載の半導体装置の製造方法において、
前記(o)工程において、前記第5半導体領域が形成された前記半導体基板の表面は前記第2絶縁膜で覆われている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【0002】
固体撮像素子として、CMOS(Complementary Metal Oxide Semiconductor)を用いた固体撮像素子(CMOSイメージセンサ)の開発が進められている。このCMOSイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
【0003】
特開2005−142319号公報(特許文献1)には、トレンチの底面に付着した金属汚染物質を除去する技術が開示されている。要約によれば、基板温度を200℃乃至600℃とし、励起エネルギーをプラズマで与えてシリコン膜の表面に酸化反応を起こす。これにより、トレンチにおいて露出したシリコン膜の表面にシリコン酸化膜が形成される。金属汚染物質は、シリコン酸化膜とシリコン膜の界面で凝集して金属シリサイドとなる。シリコン酸化膜をHF系溶液によって除去する。これに伴って金属シリサイドも除去される。
【0004】
特開2008−60383号公報(特許文献2)には、高信頼性を有するゲート絶縁膜を形成可能とする技術が開示されている。要約によれば、シリコン基板の表面に溝を形成した後に、溝の内表面を洗浄して汚染物を除去し、次いで、200℃以下の基板温度でフッ素元素含有ガスおよび酸素ガスを電離させて発生したラジカルによる等方性エッチングにより溝の内表面の欠陥層を除去する。
【0005】
特開2006−59842号公報(特許文献3)には、素子分離部(STI)によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減する技術が開示されている。実施例3によれば、異方性ドライエッチングによりシリコン基板に溝を形成した際に溝部の内面に形成されるダメージ層を、等方性エッチングにより除去する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−142319号公報
【特許文献2】特開2008−060383号公報
【特許文献3】特開2006−059842号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
フォトダイオードを有する半導体装置においても、できるだけ性能を向上させること、例えば、暗時白点や暗時白キズの減少等が望まれる。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態によれば、転送トランジスタのゲート電極を覆う絶縁膜に対し異方性エッチングを施して、ゲート電極のドレイン側の側壁にサイドウォールスペーサを形成した後、半導体基板表面に犠牲酸化膜を形成し、その犠牲酸化膜を除去することで、異方性エッチングによって半導体基板に形成されたダメージ層を除去する。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0011】
図1】一実施の形態の半導体装置の構成例を示す回路ブロック図である。
図2】画素の構成例を示す回路図である。
図3】一実施の形態の半導体装置の画素を示す平面図である。
図4】一実施の形態の半導体装置が形成されるチップ領域を示す平面図である。
図5】一実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図6】一実施の形態の半導体装置の要部断面図である。
図7】一実施の形態の半導体装置の要部断面図である。
図8】一実施の形態である半導体装置の製造工程中の要部断面図である。
図9図8と同じ半導体装置の製造工程中の要部断面図である。
図10図8に続く半導体装置の製造工程中の要部断面図である。
図11図10と同じ半導体装置の製造工程中の要部断面図である。
図12図10に続く半導体装置の製造工程中の要部断面図である。
図13図12と同じ半導体装置の製造工程中の要部断面図である。
図14図12に続く半導体装置の製造工程中の要部断面図である。
図15図14と同じ半導体装置の製造工程中の要部断面図である。
図16図14に続く半導体装置の製造工程中の要部断面図である。
図17図16と同じ半導体装置の製造工程中の要部断面図である。
図18図16に続く半導体装置の製造工程中の要部断面図である。
図19図18と同じ半導体装置の製造工程中の要部断面図である。
図20図18に続く半導体装置の製造工程中の要部断面図である。
図21図20と同じ半導体装置の製造工程中の要部断面図である。
図22図20に続く半導体装置の製造工程中の要部断面図である。
図23図22と同じ半導体装置の製造工程中の要部断面図である。
図24図22に続く半導体装置の製造工程中の要部断面図である。
図25図24と同じ半導体装置の製造工程中の要部断面図である。
図26図24に続く半導体装置の製造工程中の要部断面図である。
図27図26と同じ半導体装置の製造工程中の要部断面図である。
図28図26に続く半導体装置の製造工程中の要部断面図である。
図29図28と同じ半導体装置の製造工程中の要部断面図である。
図30】他の実施の形態の半導体装置の製造工程中の要部断面図である。
図31図30に続く半導体装置の製造工程中の要部断面図である。
図32図31に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0013】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0014】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0015】
(実施の形態1)
以下、図面を参照しながら本実施の形態1の半導体装置の構造および製造工程について詳細に説明する。本実施の形態1では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのCMOSイメージセンサである例について説明する。
【0016】
<半導体装置の構成>
図1は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図2は、画素の構成例を示す回路図である。なお、図1では、アレイ状(行列状)に配置された4行4列(4×4)の16個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【0017】
図1に示す画素領域1Aには、複数の画素PUがアレイ状に配置され、その周囲には、垂直走査回路VSCや水平走査回路HSCなどの駆動回路が配置されている。各画素(セル、画素ユニット)PUは、選択線SLおよび出力線OLの交点に配置されている。選択線SLは垂直走査回路VSCと接続され、出力線OLはそれぞれ列回路CLCと接続されている。列回路CLCはスイッチSWTを介して出力アンプAPと接続されている。各スイッチSWTは水平走査回路HSCと接続され、水平走査回路HSCにより制御される。
【0018】
例えば、垂直走査回路VSCおよび水平走査回路HSCにより選択された画素PUから読み出された電気信号は、出力線OLおよび出力アンプAPを介して出力される。
【0019】
画素PUの構成は、例えば、図2に示されるように、フォトダイオードPDと、4つのトランジスタRST,TX,SEL,AMIとで構成される。これらのトランジスタRST,TX,SEL,AMIは、それぞれnチャネル型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)により形成される。このうち、トランジスタRSTはリセットトランジスタ(リセット用トランジスタ)であり、トランジスタTXは転送トランジスタ(転送用トランジスタ)であり、トランジスタSELは選択トランジスタ(選択用トランジスタ)であり、トランジスタAMIは増幅トランジスタ(増幅用トランジスタ)である。なお、転送トランジスタTXは、フォトダイオードPDにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
【0020】
図2に示す回路例においては、接地電位GNDとノードN1との間にフォトダイオードPDと転送トランジスタTXとが直列に接続されている。ノードN1と電源電位(電源電位線)VDDとの間にはリセットトランジスタRSTが接続されている。電源電位VDDと出力線OLとの間には、選択トランジスタSELおよび増幅トランジスタAMIが直列に接続されている。この増幅トランジスタAMIのゲート電極はノードN1に接続されている。また、リセットトランジスタRSTのゲート電極はリセット線LRSTに接続されている。また、選択トランジスタSELのゲート電極は選択線SLと接続され、転送トランジスタTXのゲート電極は転送線(第2選択線)LTXと接続されている。
【0021】
例えば、転送線LTXおよびリセット線LRSTを立ち上げ(Hレベルとし)、転送トランジスタTXおよびリセットトランジスタRSTをオン状態とする。この結果、フォトダイオードPDの電荷が抜かれて空乏化される。その後、転送トランジスタTXをオフ状態とする。
【0022】
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードPDにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードPDは、入射光を受光して電荷を生成する。
【0023】
次いで、シャッターを閉じた後、リセット線LRSTを立ち下げ(Lレベルとし)、リセットトランジスタRSTをオフ状態とする。さらに、選択線SLおよび転送線LTXを立ち上げ(Hレベルとし)、選択トランジスタSELおよび転送トランジスタTXをオン状態とする。これにより、フォトダイオードPDにより生成された電荷が転送トランジスタTXのノードN1側の端部(後述の図3のフローティングディフュージョンFDに対応)に転送される。このとき、フローティングディフュージョンFDの電位は、フォトダイオードPDから転送された電荷に応じた値に変化し、この値が、増幅トランジスタAMIにより増幅され出力線OLに表れる。この出力線OLの電位が、電気信号(受光信号)となり、列回路CLCおよびスイッチSWTを介して出力アンプAPから出力信号として読み出される。
【0024】
図3は、本実施の形態の半導体装置の画素を示す平面図である。
【0025】
図3に示されるように、本実施の形態の半導体装置の画素PU(図1参照)は、フォトダイオードPDと転送トランジスタTXとが配置されている活性領域AcTPと、リセットトランジスタRSTが配置されている活性領域AcRとを有している。さらに、画素PUは、選択トランジスタSELと増幅トランジスタAMIとが配置されている活性領域AcASと、図示しない接地電位線と接続されているプラグPgが配置されている活性領域AcGとを有している。
【0026】
活性領域AcRには、ゲート電極Grが配置され、その両側のソース・ドレイン領域上にはプラグPr1,Pr2が配置されている。このゲート電極Grとソース・ドレイン領域とによりリセットトランジスタRSTが構成される。
【0027】
活性領域AcTPには、ゲート電極Gtが配置され、平面視において、ゲート電極Gtの両側のうちの一方には、フォトダイオードPDが配置され、他方には、フローティングディフュージョンFDが配置されている。フォトダイオードPDは、PN接合ダイオードであり、例えば、複数のn型またはp型の不純物拡散領域(半導体領域)により構成される。また、フローティングディフュージョンFDは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、n型の不純物拡散領域(半導体領域)で構成される。このフローティングディフュージョンFD上には、プラグPfdが配置されている。
【0028】
活性領域AcASには、ゲート電極Gaおよびゲート電極Gsが配置され、活性領域AcASのゲート電極Ga側の端部にはプラグPaが配置され、活性領域AcASのゲート電極Gs側の端部にはプラグPsが配置されている。ゲート電極Gaおよびゲート電極Gsの両側は、ソース・ドレイン領域であり、このゲート電極Gaおよびゲート電極Gsとソース・ドレイン領域とにより、直列に接続された選択トランジスタSELおよび増幅トランジスタAMIが構成されている。
【0029】
活性領域AcGの上部にはプラグPgが配置されている。このプラグPgは、図示しない接地電位線と接続される。よって、活性領域AcGは、半導体基板のウエル領域に、接地電位GNDを印加するための給電領域である。
【0030】
また、ゲート電極Gr、ゲート電極Gt、ゲート電極Gaおよびゲート電極Gs上には、プラグPrg、プラグPtg、プラグPagおよびプラグPsgがそれぞれ配置されている。
【0031】
上記プラグPr1,Pr2,Pg,Pfd,Pa,Ps,Prg,Ptg,Pag,Psgを、複数の配線層(例えば後述する図6に示される配線M1〜M3)により必要に応じて接続する。これにより、上記図1および図2に示される回路を形成することができる。
【0032】
図4は、本実施の形態の半導体装置が形成されるチップ領域を示す平面図である。チップ領域CHPは、画素領域1Aと、周辺回路領域2Aとを有し、画素領域1Aには複数の画素PUが行列状に配置されている。周辺回路領域2Aには、論理回路(ロジック回路)が配置されている。この論理回路は、例えば、画素領域1Aから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。また、図1の列回路CLC、スイッチSWT、水平走査回路HSC、垂直走査回路VSCおよび出力アンプAPなども周辺回路領域2Aに配置されている。
【0033】
図5は、本実施の形態の半導体装置の周辺回路領域2Aに形成されるトランジスタを示す平面図である。
【0034】
図5に示されるように、周辺回路領域2Aには、ロジックトランジスタとしての周辺トランジスタLTが配置されている。実際には、周辺回路領域2Aには、論理回路を構成するトランジスタとして、複数のnチャネル型MISFETと複数のpチャネル型MISFETとが形成されているが、図5には、論理回路を構成するトランジスタのうちの一つのnチャネル型MISFETが、周辺トランジスタLTとして示されている。
【0035】
図5に示されるように、周辺回路領域2Aには、活性領域AcLが形成され、この活性領域AcLには、周辺トランジスタLTのゲート電極Gltが配置され、ゲート電極Gltの両側であって、活性領域AcLの内部には、後述するn型半導体領域SDを含む周辺トランジスタLTのソース・ドレイン領域が形成されている。また、周辺トランジスタLTのソース・ドレイン領域上には、プラグPt1、Pt2が配置されている。
【0036】
図5においては、1つの周辺トランジスタLTのみを示しているが、実際には、周辺回路領域2Aには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極Glt上のプラグを複数の配線層(後述の配線M1〜M3)により接続することで、論理回路を構成することができる。また、MISFET以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
【0037】
なお、以下では、周辺トランジスタLTがnチャネル型MISFETである例を説明するが、周辺トランジスタLTはpチャネル型MISFETであってもよい。
【0038】
<画素領域および周辺回路領域の素子構造>
次に、本実施の形態の半導体装置の断面図(図6および図7)を参照しながら、本実施の形態の半導体装置の構造を説明する。図6および図7は、本実施の形態の半導体装置の要部断面図であり、図6は、上記図3のA−A線での断面図にほぼ対応し、図7は、上記図5のB−B線での断面図にほぼ対応している。
【0039】
図6に示されるように、半導体基板SBの画素領域1Aの活性領域AcTPには、フォトダイオードPDと転送トランジスタTXとが形成されている。フォトダイオードPDは、半導体基板SBに形成されたp型ウエルPW1、n型半導体領域(n型ウエル)NWおよびp型半導体領域PRからなる。また、図7に示されるように、半導体基板SBの周辺回路領域2Aの活性領域AcLには、周辺トランジスタLTが形成されている。
【0040】
半導体基板SBは、例えば、リン(P)またはヒ素(As)などのn型不純物(ドナー)が導入されたn型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)である。他の形態として、半導体基板SBを、いわゆるエピタキシャルウエハとすることもできる。半導体基板SBをエピタキシャルウエハとする場合、例えば、n型不純物(例えばヒ素(As))が導入されたn型の単結晶シリコン基板の主面上に、n型不純物(例えばリン(P))が導入されたn型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板SBを形成することができる。
【0041】
活性領域AcTPの外周には、絶縁体からなる素子分離領域LCSが配置されている。このように、素子分離領域LCSで囲まれた半導体基板SBの露出領域が、活性領域AcTPおよび活性領域AcLなどの活性領域となる。
【0042】
半導体基板SBの主面から所定の深さにわたって、p型ウエル(p型半導体領域)PW1,PW2が形成されている。p型ウエルPW1は、活性領域AcTP全体にわたって形成されている。すなわち、p型ウエルPW1は、フォトダイオードPDが形成されている領域と、転送トランジスタTXが形成されている領域とにわたって形成されている。また、p型ウエルPW2は、活性領域AcL全体にわたって形成されている。すなわち、p型ウエルPW2は、周辺トランジスタLTが形成される領域に形成されている。p型ウエルPW1およびp型ウエルPW2は、いずれも、ホウ素(B)などのp型不純物が導入されたp型の半導体領域である。p型ウエルPW1とp型ウエルPW2とは、互いに、独立した領域であり、電気的にも独立である。
【0043】
図6に示されるように、活性領域AcTPの半導体基板SBにおいて、p型ウエルPW1に内包されるように、n型半導体領域(n型ウエル)NWが形成されている。n型半導体領域NWは、リン(P)またはヒ素(As)などのn型不純物が導入されたn型の半導体領域である。
【0044】
n型半導体領域NWは、フォトダイオードPDを形成するためのn型半導体領域であるが、転送トランジスタTXのソース領域でもある。すなわち、n型半導体領域NWは、主として、フォトダイオードPDが形成されている領域に形成されているが、n型半導体領域NWの一部は、転送トランジスタTXのゲート電極Gtと平面的に(平面視で)重なるような位置に、形成されている。n型半導体領域NW(の底面)の深さは、p型ウエルPW1(の底面)の深さよりも浅く形成されている。
【0045】
n型半導体領域NWの表面の一部には、p型半導体領域PRが形成されている。p型半導体領域PRは、ホウ素(B)などのp型不純物が高濃度で導入(ドープ)されたp型の半導体領域であり、p型半導体領域PRの不純物濃度(p型不純物濃度)は、p型ウエルPW1の不純物濃度(p型不純物濃度)よりも高い。このため、p型半導体領域PRの導電率(電気伝導率)は、p型ウエルPW1の導電率(電気伝導率)よりも高い。
【0046】
型半導体領域PR(の底面)の深さは、n型半導体領域NW(の底面)の深さよりも浅い。p型半導体領域PRは、主として、n型半導体領域NWの表層部分(表面部分)に形成される。このため、半導体基板SBの厚さ方向に見ると、最上層のp型半導体領域PRの下にn型半導体領域NWが存在し、n型半導体領域NWの下にp型ウエルPW1が存在する状態となる。
【0047】
また、n型半導体領域NWが形成されていない領域において、p型半導体領域PRの一部はp型ウエルPW1に接している。すなわち、p型半導体領域PRは、直下にn型半導体領域NWが存在してそのn型半導体領域NWに接する部分と、直下にp型ウエルPW1が存在してそのp型ウエルPW1に接する部分とを有している。
【0048】
p型ウエルPW1とn型半導体領域NWとの間には、PN接合が形成される。また、p型半導体領域PRとn型半導体領域NWとの間には、PN接合が形成される。p型ウエルPW1(p型半導体領域)とn型半導体領域NWとp型半導体領域PRとによって、フォトダイオード(PN接合ダイオード)PDが形成される。
【0049】
型半導体領域PRは、半導体基板SBの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される領域である。すなわち、半導体基板SBの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするn型半導体領域NWの表面に、正孔(ホール)を多数キャリアとするp型半導体領域PRを形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、p型半導体領域PRは、フォトダイオード最表面から湧き出る電子をそのp型半導体領域PRのホールと再結合させて、暗電流を低下させる役割がある。
【0050】
フォトダイオードPDは、受光素子である。また、フォトダイオードPDは、光電変換素子とみなすこともできる。フォトダイオードPDは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタTXは、フォトダイオードPDで蓄積された電荷をフォトダイオードPDから転送する際のスイッチとしての役割を有している。
【0051】
また、n型半導体領域NWの一部と平面的に重なるように、ゲート電極Gtが形成されている。このゲート電極Gtは、転送トランジスタTXのゲート電極であり、半導体基板SB上にゲート絶縁膜GOXを介して形成(配置)されている。ゲート電極Gtの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。
【0052】
活性領域AcTPの半導体基板SB(p型ウエルPW1)において、ゲート電極Gtの両側のうちの一方の側には、上記n型半導体領域NWが形成されており、他方の側には、n型半導体領域NRが形成されている。n型半導体領域NRは、リン(P)またはヒ素(As)などのn型不純物が高濃度で導入(ドープ)されたn型半導体領域であり、p型ウエルPW1内に形成されている。n型半導体領域NRは、フローティングディフュージョン(浮遊拡散層)FDとしての半導体領域であり、転送トランジスタTXのドレイン領域でもある。
【0053】
n型半導体領域NRは、転送トランジスタTXのドレイン領域として機能するが、フローティングディフュージョン(浮遊拡散層)FDとみなすこともできる。また、n型半導体領域NWは、フォトダイオードPDの構成要素であるが、転送トランジスタTXのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタTXのソース領域は、n型半導体領域NWにより形成される。このため、n型半導体領域NWとゲート電極Gtとは、ゲート電極Gtの一部(ソース側)が、n型半導体領域NWの一部と平面的に(平面視で)重なるような位置関係となっていることが好ましい。n型半導体領域NWとn型半導体領域NRとは、転送トランジスタTXのチャネル形成領域(ゲート電極Gtの直下の基板領域に対応)を挟んで互いに離間するように形成されている。
【0054】
フォトダイオードPD(図3参照)の表面、すなわちn型半導体領域NWおよびp型半導体領域PRの表面には、キャップ絶縁膜CPが形成されている。このキャップ絶縁膜CPは、半導体基板SBの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜CP上には、反射防止膜ARFが形成されている。すなわち、反射防止膜ARFは、n型半導体領域NWおよびp型半導体領域PR上に、キャップ絶縁膜CPを介して形成されている。反射防止膜ARFの一部(端部)は、ゲート電極Gt上に乗り上げることもできる。
【0055】
一方、図7に示されるように、活性領域AcLのp型ウエルPW2上には、ゲート絶縁膜GOXを介して、周辺トランジスタLTのゲート電極Gltが形成されており、ゲート電極Gltの両側の側壁上には、サイドウォールスペーサSWが形成されている。また、ゲート電極Gltの両側のp型ウエルPW2中には、周辺トランジスタLTのソース・ドレイン領域が形成されている。周辺トランジスタLTのソース・ドレイン領域は、LDD(Lightly Doped Drain)構造を有しており、n型の低濃度半導体領域であるn型半導体領域NMと、n型の高濃度半導体領域であるn型半導体領域SDとからなる。さらに、周辺トランジスタLTのゲート電極Glt、ソース・ドレイン領域を構成するn型半導体領域SDの表面には金属シリサイド層SILが形成されている。一方、画素PUを構成する転送トランジスタTXのドレイン領域を構成するフローティングディフュージョンFDには金属シリサイド層SILは形成されていない。したがって、フローティングディフュージョンFDの表面は、後述するシリサイドブロック膜PROで覆われている。シリサイドブロック膜PROは、例えば、酸化シリコン膜からなる。本実施の形態1では、画素領域1Aは全域がシリサイドブロック膜PROで覆われている。但し、シリサイドブロック膜PROで覆う必要が有るのは、金属シリサイド層SILを形成したくない転送トランジスタTXのフローティングディフュージョンFDであり、それ以外の部分にはシリサイドブロック膜PROを設けなくとも良い。
【0056】
半導体基板SB上には、ゲート電極Gt、反射防止膜ARFおよびゲート電極Gltを覆うように、層間絶縁膜IL1が形成されている。層間絶縁膜IL1は、画素領域1Aおよび周辺回路領域2Aを含む半導体基板SBの主面全体上に形成されている。前述のように、画素領域1Aでは、ゲート電極Gt、反射防止膜ARFおよびフローティングディフュージョンFDの表面はシリサイドブロック膜PROで覆われており、シリサイドブロック膜PRO上に層間絶縁膜IL1が形成されている。
【0057】
層間絶縁膜IL1は、例えば、TEOS(Tetra Ethyl Ortho Silicate)を原料とした酸化シリコン膜により形成されている。層間絶縁膜IL1には、上記プラグPr1,Pr2,Pg,Pfd,Pa,Ps,Prg,Ptg,Pag,Psg,Pt1,Pt2などの導電性のプラグPGが埋め込まれている。例えば、図6に示されるように、フローティングディフュージョンFDとしてのn型半導体領域NR上にプラグPGとしてプラグPfdが形成されており、このプラグPfdは、層間絶縁膜IL1を貫通してn型半導体領域NRに達しており、n型半導体領域NRと電気的に接続されている。
【0058】
上記プラグPr1,Pr2,Pg,Pfd,Pa,Ps,Prg,Ptg,Pag,Psg,Pt1,Pt2などの導電性のプラグPGは、層間絶縁膜IL1に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜(すなわちチタン/窒化チタン膜)からなる。
【0059】
また、図6および図7には表れないが、上記リセットトランジスタRST、上記選択トランジスタSELおよび上記増幅トランジスタAMIも、半導体基板SBに形成されたp型ウエル上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のp型ウエル中に形成されたソース・ドレイン領域とを有している(上記図3参照)。選択トランジスタSELおよび増幅トランジスタAMIは直列に接続されているため、一方のソース・ドレイン領域を共有している(図3参照)。
【0060】
プラグPG(Pr1,Pr2,Pg,Pfd,Pa,Ps,Prg,Ptg,Pag,Psg,Pt1,Pt2)が埋め込まれた層間絶縁膜IL1上には、例えば、層間絶縁膜IL2が形成されており、この層間絶縁膜IL2に配線M1が形成されている。
【0061】
層間絶縁膜IL2は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、SiOC膜を挙げることができる。
【0062】
配線M1は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線M1は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線M1が埋込銅配線(ダマシン銅配線)の場合(図6および図7はこの場合に対応)は、その埋込銅配線は、層間絶縁膜IL1に形成された配線溝内に埋め込まれているが、配線M1がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
【0063】
配線M1を形成した層間絶縁膜IL2上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜IL3が形成されており、この層間絶縁膜IL3に配線M2が形成されている。また、配線M2を形成した層間絶縁膜IL3上には、層間絶縁膜IL4が形成されており、この層間絶縁膜IL4に配線M3が形成されている。配線M1〜M3は、配線層を形成している。配線M1〜M3は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線M1〜M3によって遮られないようにするためである。
【0064】
さらに、配線M3を形成した層間絶縁膜IL4上には、マイクロレンズMLが搭載されている。なお、マイクロレンズMLと層間絶縁膜IL4との間にカラーフィルタが設けられていてもよい。
【0065】
図6において、光が画素PU(図1参照)に照射されると、まず、入射光は、マイクロレンズMLを通過する。その後、可視光に対して透明な層間絶縁膜IL4〜IL1を通過した後、反射防止膜ARFに入射する。反射防止膜ARFでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードPDに入射する。フォトダイオードPDでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、n型半導体領域NWに蓄積される。そして、適切なタイミングで、転送トランジスタTXをオンする。具体的には、転送トランジスタTXのゲート電極Gtにしきい値電圧以上の電圧を印加する。すると、転送トランジスタTXのゲート絶縁膜GOX直下のチャネル形成領域にチャネル領域が形成され、転送トランジスタTXのソース領域としてのn型半導体領域NWと、転送トランジスタTXのドレイン領域としてのn型半導体領域NRとが、電気的に導通することになる。この結果、n型半導体領域NWに蓄積された電子は、チャネル領域を通ってドレイン領域(n型半導体領域NR)に達し、ドレイン領域(n型半導体領域NR)からプラグPfdおよび配線層を伝わって外部回路に取り出される。
【0066】
<半導体装置の製造方法>
次に、本実施の形態の半導体装置の製造方法について、図6図29を参照して説明する。図面簡略化のために図28および図29に続く製造工程は、図6および図7を用いて説明する。
【0067】
図8図29ならびに図6および図7は、本実施の形態の半導体装置の製造工程中の要部断面図である。図8図29のうち、図8図10図12図14図16図18図20図22図24図26および図28は、上記図6に相当する断面図、すなわち、上記図3のA−A線に相当する位置での断面図である。図8図29のうち、図9図11図13図15図17図19図21図23図25図27および図29は、上記図7に相当する断面図、すなわち、上記図5のB−B線に相当する位置での断面図である。
【0068】
本実施の形態の半導体装置を製造するために、まず、図8および図9に示されるように、半導体基板(半導体ウエハ)SBを用意(準備)する。
【0069】
半導体基板SBは、例えば、リン(P)またはヒ素(As)などのn型不純物が導入されたn型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)である。他の形態として、半導体基板SBを、いわゆるエピタキシャルウエハとすることもできる。半導体基板SBをエピタキシャルウエハとする場合、例えば、n型不純物(例えばヒ素(As))が導入されたn型の単結晶シリコン基板の主面上に、n型不純物(例えばリン(P))が導入されたn型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板SBを形成することができる。
【0070】
次に、半導体基板SBに素子分離領域LCSを形成する工程を実施する。
【0071】
素子分離領域LCSは、酸化膜などの絶縁膜からなる。例えば、半導体基板SBのうち、活性領域AcTPおよび活性領域AcL等の活性領域となる領域を窒化シリコン膜で覆った状態で、半導体基板SBを熱酸化することにより、窒化シリコン膜で覆われていない領域の半導体基板SBの主面に、熱酸化膜からなる素子分離領域LCSを形成することができる。このような素子分離領域の形成法をLOCOS(Local oxidation of silicon)法という。素子分離領域LCSにより、活性領域AcTPおよび活性領域AcL等の活性領域が区画(規定)される。
【0072】
LOCOS法に代えてSTI(Shallow Trench Isolation)法を用いて素子分離領域LCSを形成してもよい。STI法を用いた場合、素子分離領域LCSは、半導体基板SBの溝内に埋め込まれた絶縁膜(例えば酸化シリコン膜)からなる。例えば、半導体基板SBのうち、活性領域AcTPおよび活性領域AcL等の活性領域となる領域を窒化シリコン膜で覆う。そして、その窒化シリコン膜をエッチングマスクとして半導体基板SBをエッチングすることにより、半導体基板SBに素子分離用の溝を形成し、その後、その素子分離用の溝内に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域LCSを形成することができる。
【0073】
なお、活性領域AcTPは、画素領域1Aに形成され、活性領域AcLは、周辺回路領域2Aに形成される。
【0074】
次に、図8および図9に示されるように、画素領域1Aの半導体基板SBにp型ウエル(p型半導体領域)PW1を形成する工程、周辺回路領域2Aの半導体基板SBにp型ウエル(p型半導体領域)PW2を形成する工程を実施する。
【0075】
p型ウエルPW1は、フォトダイオードPDを形成するためのp型半導体領域であり、また、nチャネル型の転送トランジスタTXを形成するためのp型ウエル領域でもある。p型ウエルPW2は、nチャネル型の周辺トランジスタLTを形成するためのp型ウエル領域である。
【0076】
p型ウエルPW1,PW2は、それぞれ、半導体基板SBの主面から所定の深さにわたって形成される。p型ウエルPW1,PW2は、半導体基板SBに、例えばホウ素(B)などのp型の不純物をイオン注入することなどによって形成することができる。
【0077】
p型ウエルPW1は、画素領域1Aにおいて、フォトダイオードPDが形成される領域と、転送トランジスタTXが形成される領域とにわたって形成される。すなわち、画素領域1Aにおいて、活性領域AcTP全体にp型ウエルPW1が形成される。p型ウエルPW2は、周辺回路領域2Aに形成される。p型ウエルPW1を形成するためのイオン注入と、p型ウエルPW2を形成するためのイオン注入とは、異なるイオン注入工程で行うか、あるいは、同じイオン注入工程で行う。
【0078】
p型ウエルPW1,PW2の導電型はp型であり、半導体基板SBの導電型であるn型とは反対の導電型である。p型ウエルPW1,PW2は、半導体基板SBの主面を基準として、素子分離領域LCSよりも深い。
【0079】
なお、本実施の形態では、周辺回路領域2Aに形成される周辺トランジスタLTが、nチャネル型のMISFETの場合について説明しているが、導電型を逆にして、周辺トランジスタLTをpチャネル型のMISFETとすることもできる。また、nチャネル型のMISFETとpチャネル型のMISFETの両方を周辺回路領域2Aに形成することもできる。
【0080】
次に、図10および図11に示されるように、画素領域1Aにおいて、半導体基板SB(p型ウエルPW1)上にゲート絶縁膜GOXを介して転送トランジスタTX用のゲート電極Gtを形成し、周辺回路領域2Aにおいて、半導体基板SB(p型ウエルPW2)上にゲート絶縁膜GOXを介して周辺トランジスタLT用のゲート電極Gltを形成する。
【0081】
すなわち、まず、半導体基板SBの主面を洗浄処理などにより清浄化してから、半導体基板SBの主面にゲート絶縁膜GOX用の絶縁膜を形成する。このゲート絶縁膜GOX用の絶縁膜は、例えば酸化シリコン膜からなり、熱酸化法などを用いて形成することができる。他の形態として、ゲート絶縁膜GOX用の絶縁膜として、酸窒化シリコン膜や、あるいは、金属酸化物膜(例えばハフニウム酸化物膜)などの高誘電率絶縁膜を用いることもできる。それから、半導体基板SB上、すなわちゲート絶縁膜GOX用の絶縁膜上に、ゲート電極用の導電膜(例えば多結晶シリコン膜)をCVD(Chemical Vapor Deposition)法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜(例えば多結晶シリコン膜)からなるゲート電極Gt,Gltを形成することができる。ゲート電極Gt,Gltの下に残存するゲート絶縁膜GOX用の絶縁膜が、ゲート絶縁膜GOXとなる。また、このゲート電極用の導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極Gt,Gltで覆われていない領域のゲート絶縁膜GOX用の絶縁膜は除去され得る。ゲート電極用の導電膜をパターニングしてゲート電極Gt,Gltを形成する際に、例えば上記図3に示される他のトランジスタ、すなわちリセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIのゲート電極Gr、ゲート電極Gsおよびゲート電極Gaを一緒に形成することもできる。
【0082】
ゲート電極Gtは、転送トランジスタTXのゲート電極として機能し、画素領域1Aにおいて、半導体基板SB(p型ウエルPW1)上にゲート絶縁膜GOXを介して形成される。ゲート電極Gtの下のゲート絶縁膜GOXが、転送トランジスタTXのゲート絶縁膜として機能する。ゲート電極Gltは、周辺トランジスタLTのゲート電極として機能し、周辺回路領域2Aにおいて、半導体基板SB(p型ウエルPW2)上にゲート絶縁膜GOXを介して形成される。ゲート電極Gltの下のゲート絶縁膜GOXが、周辺トランジスタLTのゲート絶縁膜として機能する。
【0083】
次に、図12および図13に示されるように、画素領域1Aの活性領域AcTPにおける半導体基板SBに、n型半導体領域NWを形成する工程を実施する。n型半導体領域NWは、画素領域1Aの活性領域AcTPの半導体基板SBにリン(P)またヒ素(As)などのn型の不純物をイオン注入することによって、形成することができる。
【0084】
n型半導体領域NWは、フォトダイオードPDを形成するためのn型半導体領域であり、n型半導体領域NW(の底面)の深さは、p型ウエルPW1(の底面)の深さよりも浅く、n型半導体領域NWは、p型ウエルPW1に内包されるように形成される。n型半導体領域NWは、p型ウエルPW1に内包されるように形成されるため、n型半導体領域NWの底面と側面とは、p型ウエルPW1に接している。
【0085】
n型半導体領域NWは、画素領域1Aの活性領域AcTP全体に形成されるのではなく、活性領域AcTPの半導体基板SBにおけるゲート電極Gtの両側の領域のうち、一方の側(ソース側)に形成され、他方側(ドレイン側)には形成されない。
【0086】
n型半導体領域NWは、具体的には、例えば次のようにして形成することができる。すなわち、図12および図13に示されるように、まず、半導体基板SB上にレジスト層としてフォトレジストパターン(フォトレジスト層)RS1を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンRS1は、画素領域1Aの活性領域AcTPにおけるゲート電極Gtの両側のうちの一方の側(ソース側)を開口(露出)する開口部OP1を有しており、画素領域1Aの活性領域AcTPにおけるゲート電極Gtの両側のうちの他方の側(ドレイン側)は、フォトレジストパターンRS1で覆われている。それから、このフォトレジストパターンRS1をマスク(イオン注入阻止マスク)として用いて、半導体基板SBにn型の不純物イオンをイオン注入する。これにより、画素領域1Aにおいて、開口部OP1に平面視で重なる位置の半導体基板SBにn型不純物がイオン注入され、それによって、画素領域1Aの活性領域AcTPの半導体基板SBに、p型ウエルPW1に内包されるように、n型半導体領域NWが形成される。その後、フォトレジストパターンRS1は除去される。
【0087】
なお、n型半導体領域NWを形成するためのイオン注入工程においては、図13に示されるように、周辺回路領域2A全体にフォトレジストパターンRS1が形成されている。すなわち、周辺回路領域2A全体において、ゲート電極Gltを覆うように半導体基板SB上にフォトレジストパターンRS1が形成されている。このため、n型半導体領域NWを形成するためのイオン注入工程においては、周辺回路領域2Aの半導体基板SB(p型ウエルPW2)では、フォトレジストパターンRS1がマスク(イオン注入阻止マスク)として機能するため、イオン注入されない。つまり、n型半導体領域NWを形成するためのイオン注入の際には、n型半導体領域NW形成領域以外の半導体基板SBは、フォトレジストパターンRS1で覆っておき、n型半導体領域NW形成領域に選択的にn型不純物をイオン注入するのである。
【0088】
次に、図14および図15に示されるように、画素領域1Aの活性領域AcTPにおける半導体基板SBに、p型半導体領域PRを形成する工程を実施する。
【0089】
型半導体領域PRは、例えば、ホウ素(B)等の不純物を半導体基板SBにイオン注入することによって形成する。
【0090】
型半導体領域PRは、p型不純物が高濃度で導入(ドープ)されたp型の半導体領域であり、p型半導体領域PRの不純物濃度(p型不純物濃度)は、p型ウエルPW1の不純物濃度(p型不純物濃度)よりも高い。
【0091】
型半導体領域PR(の底面)の深さは、n型半導体領域NW(の底面)の深さよりも浅い。p型半導体領域PRは、主として、n型半導体領域NWの表層部分(表面領域)に形成される。このため、半導体基板SBの厚さ方向に見ると、最上層のp型半導体領域PRの下にn型半導体領域NWが存在し、n型半導体領域NWの下にp型ウエルPW1が存在する状態となる。
【0092】
型半導体領域PRは、具体的には、例えば次のようにして形成することができる。すなわち、図14および図15に示されるように、まず、半導体基板SB上にレジスト層としてフォトレジストパターン(フォトレジスト層)RS2を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンRS2は、画素領域1Aの活性領域AcTPにおけるp型半導体領域PR形成領域を開口(露出)する開口部OP2を有している。図14に示すように、フォトレジストパターンRS2は、ゲート電極Gtを完全に覆っており、開口部OP2を構成するフォトレジストパターンRS2の一方の側壁はn型半導体領域NW上に位置しており、他方の側壁は素子分離領域LCS上に位置している。それから、このフォトレジストパターンRS2をマスク(イオン注入阻止マスク)として用いて半導体基板SBに、ホウ素(B)等の不純物をイオン注入する。これにより、画素領域1Aにおいて、p型ウエルPW1の表層部分およびn型半導体領域NWの表層部分にp型半導体領域PRが形成される。その後、フォトレジストパターンRS2は除去される。
【0093】
なお、p型半導体領域PRを形成するためのイオン注入工程においては、図15に示されるように、周辺回路領域2A全体にフォトレジストパターンRS2が形成されている。すなわち、周辺回路領域2A全体において、ゲート電極Gltを覆うように半導体基板SB上にフォトレジストパターンRS2が形成されている。このため、p型半導体領域PRを形成するためのイオン注入工程においては、周辺回路領域2Aの半導体基板SB(p型ウエルPW2)では、フォトレジストパターンRS2がマスク(イオン注入阻止マスク)として機能するため、イオン注入されない。
【0094】
また、n型半導体領域NWが形成されていない領域において、p型半導体領域PRの一部はp型ウエルPW1に接している。すなわち、p型半導体領域PRは、直下にn型半導体領域NWが存在してそのn型半導体領域NWに接する部分と、直下にp型ウエルPW1が存在してそのp型ウエルPW1に接する部分とを有している。
【0095】
p型ウエルPW1は、フォトダイオードPDを形成するためのp型半導体領域であり、n型半導体領域NWは、フォトダイオードPDを形成するためのn型半導体領域であり、p型半導体領域PRは、フォトダイオードPDを形成するためのp型半導体領域である。p型ウエルPW1(p型半導体領域)とn型半導体領域NWとp型半導体領域PRとによって、フォトダイオード(PN接合ダイオード)PDが形成される。p型ウエルPW1とn型半導体領域NWとの間には、PN接合が形成され、また、p型半導体領域PRとn型半導体領域NWとの間には、PN接合が形成される。
【0096】
また、p型半導体領域PRをイオン注入によって形成した後、結晶欠陥(主としてイオン注入に起因した結晶欠陥)を回復させるためのアニール処理、すなわち熱処理を行うことが好ましい。このアニール処理により、n型半導体領域NWおよびp型半導体領域PRの結晶欠陥を回復させることができる。
【0097】
このアニール処理(熱処理)は、例えば、レーザアニール、マイクロ波アニール、RTA(Rapid thermal anneal)、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。このイオン注入後に行うアニール処理(熱処理)の温度は、例えば300〜1200℃程度とすることができる。ここで、レーザアニールは、レーザを照射することによるアニール(熱処理)であり、マイクロ波アニールは、マイクロ波を照射することによるアニール(熱処理)であり、RTAは、ランプ加熱などを用いた短時間アニールであり、ファーネスアニールは、アニール炉で加熱することによるアニール(熱処理)である。
【0098】
次に、図16および図17に示されるように、周辺回路領域2Aにおいて、ゲート電極Gltの両側の半導体基板SB(p型ウエルPW2)中に、n型半導体領域(ソース・ドレインエクステンション領域)NMを形成する工程を実施する。
【0099】
型半導体領域NMは、具体的には、例えば次のようにして形成することができる。すなわち、図16および図17に示されるように、まず、半導体基板SB上に周辺回路領域2Aを開口(露出)するフォトレジストパターン(フォトレジスト層)RS3を、フォトリソグラフィ技術を用いて形成する。それから、そのフォトレジストパターンRS3をマスク(イオン注入阻止マスク)として用いて、周辺回路領域2Aの半導体基板SB(p型ウエルPW2)に、リン(P)またはヒ素(As)などのn型不純物をイオン注入する。この際、周辺回路領域2Aでは、ゲート電極Gltがマスク(イオン注入阻止マスク)として機能するため、半導体基板SBにおけるゲート電極Gltの直下の領域では、不純物の注入が防止される。このため、周辺回路領域2Aの半導体基板SB(p型ウエルPW2)におけるゲート電極Gltの両側の領域に、n型の不純物がイオン注入されることにより、n型半導体領域NMが形成される。その後、フォトレジストパターンRS3は除去される。
【0100】
なお、n型半導体領域NMを形成するためのイオン注入工程では、図16に示されるように、画素領域1Aにおいて、ゲート電極Gtの表面を含めて半導体基板SB上に、フォトレジストパターンRS3が形成されている。すなわち、画素領域1Aにおける活性領域AcTPはフォトレジストパターンRS3で覆われている。このため、n型半導体領域NMを形成するためのイオン注入工程においては、活性領域AcTPの半導体基板SBでは、フォトレジストパターンRS3がマスク(イオン注入阻止マスク)として機能するため、イオン注入されない。このため、n型半導体領域NMを形成するためのイオン注入工程では、活性領域AcTPのp型ウエルPW1、n型半導体領域NWおよびp型半導体領域PRにはイオン注入されない。
【0101】
次に、図18および図19に示されるように、画素領域1Aの半導体基板SB上に、キャップ絶縁膜CP、反射防止膜ARFおよびサイドウォールスペーサSWを形成する工程を実施する。
【0102】
まず、キャップ絶縁膜CPは、例えば、半導体基板SBの主面上に絶縁膜を形成してから、この絶縁膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、形成することができる。キャップ絶縁膜CPは、例えば、酸化シリコン膜または窒化シリコン膜により形成することができる。キャップ絶縁膜CPは、n型半導体領域NWおよびp型半導体領域PRの表面(露出面)上に形成される。このキャップ絶縁膜CPは、半導体基板SBの表面特性、すなわち界面特性を良好に保つために形成される。
【0103】
次に、反射防止膜ARFとサイドウォールスペーサSWを形成する。反射防止膜ARFは、キャップ絶縁膜CP上に形成され、サイドウォールスペーサSWは、ゲート電極Gt,Gltの側壁上に形成される。
【0104】
反射防止膜ARFおよびサイドウォールスペーサSWは、例えば次のようにして形成することができる。すなわち、まず、半導体基板SBの主面上に、ゲート電極Gt,Gltを覆うように、絶縁膜ZMを形成する。この絶縁膜ZMは、反射防止膜ARF形成用の絶縁膜とサイドウォールスペーサSW形成用の絶縁膜とを兼ねている。それから、反射防止膜ARFを形成する領域の絶縁膜ZM上に、フォトレジストパターンRS4を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンRS4は、転送トランジスタTXのソース側を完全に覆っている。つまり、転送トランジスタTXのソース側に設けられたn型半導体領域NWおよびp型半導体領域PRを完全に覆っている。図18に示すように、フォトレジストパターンRS4の一端はゲート電極Gt上に位置し、他端は素子分離領域LCS上に位置している。また、フォトレジストパターンRS4は、転送トランジスタTXのゲート電極Gtの一部、ドレイン領域および周辺回路領域2Aを露出している。なお、反射防止膜ARFを構成する絶縁膜ZMは、例えば、窒化シリコン膜または酸窒化シリコン膜からなり、フォトレジストパターンRS4は、例えば、ノボラック系樹脂からなる有機膜からなる。
【0105】
このフォトレジストパターンRS4をマスク(エッチングマスク)として用いて、絶縁膜ZMをRIE(Reactive Ion Etching)法などの異方性エッチングによりエッチバックする。これにより、ゲート電極Gt,Gltの側壁上に絶縁膜ZMを局所的に残すことにより、サイドウォールスペーサSWを形成するとともに、フォトレジストパターンRS4の下に絶縁膜ZMを残すことにより、反射防止膜ARFを形成する。反射防止膜ARFは、n型半導体領域NWおよびp型半導体領域PR上にキャップ絶縁膜CPを介して形成され、反射防止膜ARFの一部(端部)は、ゲート電極Gt上に乗り上げている。
【0106】
ゲート電極Gltの両側壁上にサイドウォールスペーサSWが形成されるが、ゲート電極Gtについては、ゲート電極Gtの両側壁上のうち、ドレイン側(フローティングディフュージョンFD側)の側壁上にサイドウォールスペーサSWが形成される。ゲート電極Gtのソース側の側壁は、反射防止膜ARFで覆われる。
【0107】
異方性エッチングは、CHF、CHおよびArガスを用い、RFバイアスが1kWという条件で行い、異方性エッチングにおいて、転送トランジスタTXのフローティングディフュージョンFD形成領域および周辺トランジスタLTのソース・ドレイン形成領域の半導体基板SBの表面は露出される。図18および図19には、この段階が示されており、その後、フォトレジストパターンRS4は除去される。
【0108】
次に、図20および図21に示されるように、半導体基板SBの表面に犠牲酸化膜SOXを形成する工程を実施する。半導体基板SBに対し、熱酸化を施すことにより、転送トランジスタTXのフローティングディフュージョンFD形成領域およびゲート電極Gt並びに周辺トランジスタLTのソース・ドレイン形成領域およびゲート電極Gltの表面に犠牲酸化膜SOXを形成する。犠牲酸化膜SOXは、単に、酸化膜を呼んでも良い。熱酸化は、酸素を含む雰囲気で、300℃以上で400℃以下の温度範囲で実施し、膜厚2〜5nmの犠牲酸化膜SOXを形成する。また、熱酸化は、酸素および水素を含む雰囲気で300℃程度の温度で低温ラジカル酸化法を用いても良い。また、オゾンを含む雰囲気で300℃程度の温度でマイクロ波加熱法を用いても良い。
【0109】
次に図22および図23に示されるように、犠牲酸化膜SOXの除去工程とそれに続くn型半導体領域NRおよびn型半導体領域NW形成工程を実施する。
【0110】
まず、犠牲酸化膜SOXは、例えば、HF(フッ化水素)系溶液を用いたウェットエッチング法により除去する。犠牲酸化膜SOXの除去には、基板ダメージを考慮し、ウェットエッチング法を用いるのが望ましいが、等方性のドライエッチング法を用いることもできる。犠牲酸化膜SOXを除去することにより、例えば、フローティングディフュージョンFD形成領域の半導体基板SB表面は、転送トランジスタTXのゲート絶縁膜GOXと半導体基板SBの界面より2〜5nm程度低くなり窪みができる。また、転送トランジスタTXのゲート電極Gtおよび周辺トランジスタLTのソース・ドレイン形成領域およびゲート電極Gltの表面にも同様の窪みができる。
【0111】
次に、画素領域1Aの活性領域AcTPにおいて、ゲート電極Gtの両側のうちの他方の側(ドレイン側)の半導体基板SB(p型ウエルPW1)中に、リン(P)またはヒ素(As)の不純物をイオン注入することによりn型半導体領域NRを形成する。なお、ドレイン側は、n型半導体領域NWが形成されている側とは反対側に対応している。
【0112】
n型半導体領域NRを形成するイオン注入工程では、反射防止膜ARFおよびゲート電極Gtがマスク(イオン注入阻止マスク)として機能することができるため、半導体基板SBにおける反射防止膜ARFおよびゲート電極Gtの直下の領域では、不純物の注入が防止される。これにより、図22に示されるように、転送トランジスタTXのゲート電極Gtの両側のうちの他方の側(ドレイン側、すなわちn型半導体領域NWが形成されている側とは反対側)の半導体基板SB(p型ウエルPW1)中に、n型半導体領域NRを形成することができる。
【0113】
n型半導体領域NWとn型半導体領域NRとは、転送トランジスタTXのチャネル形成領域(ゲート電極Gtの直下の基板領域に対応)を挟んで互いに離間するように形成される。n型半導体領域NRは、転送トランジスタTXのドレイン領域として機能するn型の高濃度半導体領域である。n型半導体領域NRは、転送トランジスタTXのドレイン領域として機能するが、フローティングディフュージョン(浮遊拡散層)FDとみなすこともできる。
【0114】
また、周辺回路領域2Aにおいて、ゲート電極GltおよびサイドウォールスペーサSWの合成体の両側の半導体基板SB(p型ウエルPW2)中に、イオン注入によりn型半導体領域SDを形成する。n型半導体領域SDを形成するイオン注入の際には、ゲート電極Gltとその側壁上のサイドウォールスペーサSWとがマスク(イオン注入阻止マスク)として機能することができる。このため、周辺回路領域2Aの半導体基板SB(p型ウエルPW2)におけるゲート電極GltおよびサイドウォールスペーサSWの合成体の両側の領域に、n型の不純物(リンまたはヒ素)がイオン注入されることにより、n型半導体領域SDが形成される。
【0115】
型半導体領域SDは、n型半導体領域NMと同じ導電型(ここではn型)の半導体領域であるが、n型半導体領域NMよりも、不純物濃度(n型不純物濃度)が高く、かつ、深さ(接合深さ)が深い。これにより、周辺回路領域2Aにおいて、周辺トランジスタLTのソースまたはドレインとして機能する半導体領域(ソース・ドレイン領域)が、n型半導体領域SDおよびn型半導体領域NMにより形成される。従って、周辺トランジスタLTのソース・ドレイン領域は、LDD構造を有している。
【0116】
なお、n型半導体領域NRとn型半導体領域SDとは、同じイオン注入工程により形成することができるが、別々のイオン注入により形成することも可能である。
【0117】
また、n型半導体領域NRとn型半導体領域SDの形成工程と等しい工程で、例えば図3に示した他のトランジスタ、すなわちリセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIのソース・ドレイン領域を形成することもできる。リセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIのソース・ドレイン領域は、n型半導体領域NRおよびn型半導体領域SDの一方または両方と同じイオン注入工程により形成することができるが、n型半導体領域NRおよびn型半導体領域SDとは別のイオン注入により形成することも可能である。
【0118】
また、周辺回路領域2Aにpチャネル型MISFETが形成される場合には、周辺回路領域2Aにおいて、p型MISFETのソース・ドレイン領域となるp型半導体領域を形成すればよい。例えば、周辺回路領域2Aの図示しないpチャネル型MISFETのゲート電極の両側のn型ウエル中にp型不純物をイオン注入することで、p型MISFETのソース・ドレイン領域となるp型半導体領域を形成することができる。この際、上記活性領域AcGにp型不純物をイオン注入してもよい。
【0119】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理(熱処理)を行う。
【0120】
以上の工程により、半導体基板SBの各画素領域1Aに、フォトダイオードPD、転送トランジスタTX、ならびに、図22および図23の断面図に表れない他のトランジスタ、すなわちリセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIが形成される(上記図3参照)。また、半導体基板SBの周辺回路領域2Aに、MISFETとしての周辺トランジスタLTが形成される。
【0121】
次に、図24および図25に示されるように、シリサイドブロック膜PROの形成工程を実施する。
【0122】
まず、半導体基板SBの主面上に、例えば、酸化シリコン膜からなるシリサイドブロック膜PROを形成する。次に、画素領域1Aを覆い、周辺回路領域2Aを露出するパターンを有するフォトレジストパターンRS5を形成し、フォトレジストパターンRS5をマスクとしてシリサイドブロック膜PROに異方性ドライエッチングを施す。そして、少なくともフローティングディフュージョンFDを覆うように画素領域1Aのみに選択的にシリサイドブロック膜PROを残し、周辺回路領域2Aにおいて、周辺トランジスタLTのソース・ドレイン領域となるn型半導体領域SDおよびゲート電極Gltの表面を露出する。なお、フォトレジストパターンRS5は、フォトレジストパターンRS4と同様の材料からなり、シリサイドブロック膜PROの異方性ドライエッチング条件は、絶縁膜ZMの異方性エッチングと同様である。その後、フォトレジストパターンRS5を除去する。
【0123】
次に、図26および図27に示されるように、サリサイド(Salicide:Self Aligned Silicide)技術により、n型半導体領域SDの上部(表層部)や、ゲート電極Gltの上部(表層部)などに、低抵抗の金属シリサイド層SILを形成する工程を実施する。
【0124】
この金属シリサイド層SILを形成するには、例えば、金属シリサイド層形成用の金属膜を半導体基板SB上に形成してから、熱処理を行うことにより、その金属膜をn型半導体領域SDおよびゲート電極Gltの表層部分と反応させてから、金属膜の未反応部分を除去する。これにより、n型半導体領域SDの上部(表層部)や、ゲート電極Gltの上部(表層部)などに、それぞれ金属シリサイド層SILを形成することができる。金属シリサイド層形成用の金属膜としては、ニッケル(Ni)膜、チタン(Ti)膜、コバルト(Co)膜、またはプラチナ(Pt)膜等の金属およびこれらの合金膜を用いることができる。
【0125】
なお、この際、例えば図3に示した転送トランジスタTX以外のトランジスタ、すなわちリセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIの、ゲート電極Gr、ゲート電極Gsおよびゲート電極Ga、ならびに、ソース・ドレイン領域の各上部(表層部)にも、金属シリサイド層SILを形成することができる。金属シリサイド層SILを形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【0126】
次に、図28および図29に示されるように、半導体基板SBの主面(主面全面)上に、層間絶縁膜IL1およびプラグPGを形成する工程を実施する。すなわち、ゲート電極Gt,Glt、サイドウォールスペーサSWおよび反射防止膜ARFを覆うように、半導体基板SB上に層間絶縁膜IL1を形成する。層間絶縁膜IL1として、例えば、TEOS(tetra ethyl ortho silicate)ガスを原料ガスとしたCVD法により酸化シリコン膜を半導体基板SB上に堆積することができる。なお、画素領域1Aにおいては、層間絶縁膜IL1は、シリサイドブロック膜PRO上に形成される。
【0127】
層間絶縁膜IL1の成膜後、層間絶縁膜IL1の表面(上面)をCMP(Chemical Mechanical Polishing:化学的機械的研磨)法により研磨して、層間絶縁膜IL1の上面を平坦化することもできる。層間絶縁膜IL1を成膜した段階で、下地段差に起因して層間絶縁膜IL1の表面に凹凸形状が形成されていても、成膜後に層間絶縁膜IL1の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜IL1を得ることができる。
【0128】
次に、層間絶縁膜IL1上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして用いて、層間絶縁膜IL1をドライエッチングすることにより、層間絶縁膜IL1にコンタクトホール(貫通孔、孔、開口部)CTを形成する。
【0129】
コンタクトホールCTは、層間絶縁膜IL1を貫通するように形成される。コンタクトホールCTは、例えば、n型半導体領域NR上や、n型半導体領域SD上などに形成される。n型半導体領域NR上に形成されたコンタクトホールCTの底部では、n型半導体領域NRの表面の一部が露出される。また、n型半導体領域SD上に形成されたコンタクトホールCTの底部では、n型半導体領域SDの表面に形成された金属シリサイド層SILの一部が露出される。また、図示はしないけれども、ゲート電極Gt,Glt上にもコンタクトホールCTが形成され、また、上記図3に示した他のトランジスタ、すなわちリセットトランジスタRST、選択トランジスタSELおよび増幅トランジスタAMIの各ゲート電極(Gr,Gs,Ga)およびソース・ドレイン領域上にも、コンタクトホールCTが形成される。
【0130】
次に、コンタクトホールCT内に、接続用の導電体部として、タングステン(W)などからなる導電性のプラグPGを形成する。プラグPGは、例えば次のようにして形成することができる。
【0131】
プラグPGを形成するには、まず、コンタクトホールCTの内部(底面および内壁上)を含む層間絶縁膜IL1上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜とチタン膜上に形成された窒化チタン膜との積層膜(すなわちチタン/窒化チタン膜)からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、CVD法などによってバリア導体膜上にコンタクトホールCTを埋めるように形成する。その後、コンタクトホールCTの外部(層間絶縁膜IL1上)の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去する。これにより、層間絶縁膜IL1の上面が露出し、層間絶縁膜IL1のコンタクトホールCT内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグPGが形成される。なお、図面の簡略化のために、図28および図29では、プラグPGを構成するバリア導体膜と主導体膜とを一体化して示してある。
【0132】
プラグPGには、上記プラグPr1,Pr2,Pg,Pfd,Pa,Ps,Prg,Ptg,Pag,Psg,Pt1,Pt2がある。このうち、プラグPfdは、n型半導体領域NR上に形成されたコンタクトホールCTに埋め込まれており、層間絶縁膜IL1を貫通してn型半導体領域NRに達して、n型半導体領域NRと電気的に接続されている。また、プラグPt1,Pt2のそれぞれは、n型半導体領域SD上に形成されたコンタクトホールCTに埋め込まれており、層間絶縁膜IL1を貫通して金属シリサイド層SILに達して、n型半導体領域SDと電気的に接続されている。
【0133】
次に、図6および図7に示されるように、プラグPGが埋め込まれた層間絶縁膜IL1上に、層間絶縁膜IL2〜IL4および配線M1〜M3を形成する工程を実施する。
【0134】
例えば、層間絶縁膜IL1上に、層間絶縁膜IL2として窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜との積層膜をCVD法などを用いて形成してから、その積層膜に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の内部(底面および内壁上)を含む層間絶縁膜IL2上に、バリア導体膜を形成する。このバリア導体膜は、例えば、タンタル(Ta)膜と該タンタル膜上の窒化タンタル(TaN)膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積してから、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝の外部(層間絶縁膜IL2上)の不要な銅めっき膜、シード膜およびバリア導体膜をCMP法などにより除去することにより、配線溝内に、銅を主導電材料とする第1層目の配線M1を形成する。なお、図6および図7では、配線M1を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。このように、配線溝の内部にバリア膜、シード膜および銅めっき膜を埋め込むことにより、配線M1を形成することができる。
【0135】
更に、同様にして、図6および図7に示されるように、配線M1を形成した層間絶縁膜IL2上に層間絶縁膜IL3を形成し、層間絶縁膜IL3中に配線M2を形成し、配線M2を形成した層間絶縁膜IL3上に層間絶縁膜IL4を形成し、層間絶縁膜IL4中に配線M3を形成する。配線M1は、シングルダマシン法により形成したが、配線M2および配線M3は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【0136】
なお、層間絶縁膜IL3中には、配線M2と配線M1との間に配置されて配線M2と配線M1とを接続するビア部も形成され、層間絶縁膜IL4中には、配線M3と配線M2との間に配置されて配線M3と配線M2とを接続するビア部も形成される。配線M2をデュアルダマシン法により形成した場合は、配線M2と配線M1とを接続するビア部は、配線M2と一緒に配線M2と一体的に形成されるが、配線M2をシングルダマシン法により形成した場合は、配線M2と配線M1とを接続するビア部は、配線M2とは別々に形成される。同様に、配線M3をデュアルダマシン法により形成した場合は、配線M3と配線M2とを接続するビア部は、配線M3と一緒に配線M3と一体的に形成されるが、配線M3をシングルダマシン法により形成した場合は、配線M3と配線M2とを接続するビア部は、配線M3とは別々に形成される。
【0137】
次に、図6に示されるように、最上層の層間絶縁膜IL4上に、フォトダイオードPDを構成するn型半導体領域NWと平面視において重なるように、オンチップレンズとしてのマイクロレンズMLを取り付ける。なお、マイクロレンズMLと層間絶縁膜IL4との間にカラーフィルタを設けてもよい。また、不要であれば、マイクロレンズMLの取り付けは、省略することもできる。
【0138】
以上の工程により、本実施の形態の半導体装置を製造することができる。
【0139】
<本実施の形態の課題について>
固体撮像素子として、CMOSを用いた固体撮像素子(CMOSイメージセンサ)の開発が進められている。このCMOSイメージセンサは、複数の画素で構成され、各画素は、フォトダイオードと転送トランジスタとを有する。さらに、フォトダイオードは、p型半導体領域とn型半導体領域とを有し、転送トランジスタは、ゲート電極と、ソース領域およびドレイン領域を構成するn型半導体領域とからなり、フォトダイオードのn型半導体領域は転送トランジスタのソース領域であるn型半導体領域と兼ねている。また、転送トランジスタのドレイン領域であるn型半導体領域は、フローティングディフュージョンと呼ばれている。
【0140】
CMOSイメージセンサにおいては、光が照射されていない画素にもかかわらず、光が照射された画素のごとく誤点灯(白点)してしまう暗時白点や暗時白キズと呼ばれる現象に対する検討が進められてきた。例えば、フォトダイオードを構成するp型半導体領域およびn型半導体領域に不純物金属等が存在すると、この金属に起因する発光準位が形成され、暗電流が流れるといった現象が知られている。
【0141】
本発明者の検討によれば、フローティングディフュージョンが暗時白点や暗時白キズを増加させる要因となっていることが判明した。具体的には、転送トランジスタのゲート電極のドレイン領域側の側壁にサイドウォールスペーサを形成した後、フローティングディフュージョンとなるn型半導体領域を形成しており、サイドウォールスペーサは絶縁膜に異方性エッチングを施すことで形成している。異方性エッチングは、炭素(C)およびフッ素(F)を含むエッチングガスを用い、CMOSイメージセンサが形成される半導体ウエハに対してRFバイアスを印加しながら行われる。本発明者は、以下のように考えている。異方性エッチングのプラズマ雰囲気でイオン化された炭素(C)またはフッ素(F)が、RFバイアスの影響で半導体基板に打ち込まれダメージ層が形成される。このダメージ層が負の固定電荷層として機能し、フローティングディフュージョンに電荷を供給するため、暗時白点や暗時白キズが増加する要因となっている。
【0142】
さらに、異方性エッチングにおいては、フローティングディフュージョン形成領域の半導体基板の表面に絶縁膜が残らないように、半導体基板の表面が露出しても所定時間エッチングを継続するオーバーエッチングを行っており、ダメージ層の形成は、このオーバーエッチングの段階において、特に顕著と思われる。
【0143】
また、サイドウォールスペーサの形成工程では、転送トランジスタのソース領域側に反射防止膜となる絶縁膜を残すために、ソース側をフォトレジストパターンで覆った状態で、絶縁膜に異方性エッチングを施している。本発明者は、フォトレジストパターンを構成するフォトレジスト膜には、例えば、Na、K、Mg、Ca、Fe、Cu、Mn、Cr、Ni、Al、Li、Sn、S、またはIといった不純物が含まれており、異方性エッチングにおいて、これらの不純物が半導体基板の内部に打ち込まれることもダメージ層が形成される要因となっていると考えている。つまり、異方性エッチング中にフォトレジスト膜がスパッタリングされることで、不純物がプラズマ雰囲気中に放出され、その不純物がイオン化することにより半導体基板の内部に打ち込まれて半導体基板にダメージ層を形成する。
【0144】
また、ダメージ層は、半導体基板の表面から約2nmの深さにわたって形成されていることも本発明者の検討により判明している。
【0145】
<本実施の形態の主要な特徴と効果について>
そこで、本実施の形態では、転送トランジスタTXのゲート電極Gtを覆う絶縁膜ZMに対し、炭素(C)またはフッ素(F)を含むエッチングガスを用いた異方性エッチングを施すことで、ゲート電極GtのフローティングディフュージョンFD側の側壁にサイドウォールスペーサSWを形成する。その後、フローティングディフュージョンFD形成領域の半導体基板SBの表面を酸化して犠牲酸化膜SOXを形成し、その犠牲酸化膜SOXを除去することで、異方性エッチングにおいて、半導体基板SBの内部に形成されたダメージ層を除去している。したがって、炭素(C)またはフッ素(F)に起因するダメージ層を除去することができ、CMOSイメージセンサの暗時白点や暗時白キズを減少させることができ、フォトダイオードを有する半導体装置の性能を向上させることができる。
【0146】
また、転送トランジスタTXのゲート電極Gtを覆う絶縁膜ZMの上に、転送トランジスタTXのソース側を覆うフォトレジストパターンRS4を設けた状態で、絶縁膜ZMに対し、異方性エッチングを施すことで、ゲート電極GtのフローティングディフュージョンFD側の側壁にサイドウォールスペーサSWを形成する。その後、フローティングディフュージョンFD形成領域の半導体基板SBの表面を酸化して犠牲酸化膜SOXを形成し、その犠牲酸化膜SOXを除去することで、異方性エッチングにおいて、半導体基板SBの内部に形成されたダメージ層を除去している。したがって、フォトレジストパターンRS4を構成するフォトレジスト膜に含まれる不純物に起因するダメージ層を除去することができ、CMOSイメージセンサの暗時白点や暗時白キズを減少させることができ、フォトダイオードを有する半導体装置の性能を向上させることができる。
【0147】
つまり、ダメージ層が含まれる程度の深さまで半導体基板SBを酸化して、ダメージ層を犠牲酸化膜SOX内に取り込んだ後に、ダメージ層を犠牲酸化膜SOXと一緒に除去するものである。半導体基板SBの表面を所定の深さまで酸化することで犠牲酸化膜SOXを形成し、その犠牲酸化膜SOXを除去することで、ダメージ層を除去しているので、薬液洗浄では除去できない深さのダメージ層も完全に除去することができる。
【0148】
また、ダメージ層の深さが表面から2nmであるのに対し、犠牲酸化膜SOXの膜厚をダメージ層の深さ以上の膜厚である2〜5nmとすることで、ダメージ層を完全に除去している。
【0149】
犠牲酸化膜SOXの形成を400℃以下の低温で実施することで、既に形成されている半導体領域(例えば、n型半導体領域NW、p型半導体領域PRまたはn型半導体領域NM)の拡散を低減することができるため、半導体装置の高集積化を実現できる。また、周辺トランジスタLTのゲート電極Gltのゲート長を長くする必要がないので、周辺トランジスタLTの性能を向上することができる。
【0150】
また、犠牲酸化膜SOXを低温ラジカル酸化法またはマイクロ波加熱法を用いて形成することで、上記と同様の効果を得ることができ、より一層の高集積化を実現できる。
【0151】
また、犠牲酸化膜SOXをウェットエッチング法で除去することで、半導体基板SBの表面にダメージを与えることなく犠牲酸化膜SOXを除去することができる。
【0152】
転送トランジスタTXのフローティングディフュージョンFDをシリサイドブロック膜PROで覆った状態で、周辺回路領域2Aを露出する為に、シリサイドブロック膜PROに異方性エッチングを施す。フローティングディフュージョンFDがシリサイドブロック膜PROで覆われているため、異方性エッチングで炭素(C)またはフッ素(F)を含むエッチングガスを用いたとしても、フローティングディフュージョンFD形成領域の半導体基板SBの内部に炭素(C)またはフッ素(F)に起因するダメージ層が形成されることはない。
【0153】
また、半導体基板SB上にフォトレジストパターンRS5が存在する状態で異方性エッチングを実施したとしても、フローティングディフュージョンFDがシリサイドブロック膜PROで覆われているため、フローティングディフュージョンFD形成領域の半導体基板SBの内部にフォトレジスト膜に含まれる不純物に起因するダメージ層が形成されることはない。
【0154】
(実施の形態2)
上記実施の形態1では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、本実施の形態2では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
【0155】
例えば、表面照射型のイメージセンサ(上記実施の形態1の半導体装置に対応)では、マイクロレンズ(ML)に入射した光は、層間絶縁膜(IL1〜IL4)を透過してフォトダイオード(PD)に照射される。層間絶縁膜(IL1〜IL4)のうちフォトダイオード(PD)の上方に位置する部分には、配線(M1〜M3)は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
【0156】
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。本実施の形態2では、この裏面照射型のイメージセンサへの適用例について説明する。
【0157】
本実施の形態2の半導体装置の構成、および、周辺回路領域の素子構造については、上記図1図5および図7を用いて説明した上記実施の形態1の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
【0158】
<画素領域の素子構造>
次いで、本実施の形態2の半導体装置の画素領域の素子構造を説明する。図32は、本実施の形態2の半導体装置の要部断面図であり、上記図3のA−A線での断面図にほぼ対応しており、上記実施の形態1の上記図6に相当するものである。なお、図32は、後述する実施の形態2の半導体装置の製造方法における要部断面図でもある。
【0159】
図32に示されるように、半導体基板SBにフォトダイオードPDと転送トランジスタTXとが形成され、かつ、半導体基板SBの表面側(図32では下側に対応)に層間絶縁膜(IL1〜IL4)および配線層(M1〜M3)が形成されている点は、本実施の形態2も上記実施の形態1と同様である。そして、さらに、本実施の形態2では、図32に示されるように、層間絶縁膜(IL4)の下層に、密着膜OXFが形成されており、この密着膜OXFの下層に支持基板SSが配置されている。
【0160】
また、本実施の形態2では、半導体基板SBの厚さが、上記実施の形態1における半導体基板SBの厚さに比べて薄くなっており、かつ、半導体基板SBの裏面(図32では上側の面に対応)に、例えば、酸窒化シリコン膜から形成された反射防止膜ARFが形成されており、この反射防止膜ARF上にマイクロレンズMLが搭載されている。なお、半導体基板SBと反射防止膜ARFとの間にp型半導体領域が形成されていてもよい。
【0161】
このように構成されている画素領域1Aにおいて、マイクロレンズMLに光が入射されると、マイクロレンズMLに入射された光は、反射防止膜ARFを介して半導体基板SBの裏面に到達する。そして、半導体基板SBの裏面に到達した光は、半導体基板SBの内部に入り込み、フォトダイオードPDに照射される。
【0162】
<半導体装置の製造方法>
次いで、本実施の形態2の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。図30図32は、実施の形態2の半導体装置の製造工程中の要部断面図である。なお、図30図32は、上記図3のA−A線に相当する位置での断面図である。
【0163】
まず、本実施の形態2では、反射防止膜ARFは半導体基板SBの主面側には形成されず、半導体基板SBの裏面側に形成される点が実施の形態1と異なっている。実施の形態2の半導体装置の製造方法は、図6および図7に示す半導体装置が完成するまでは殆ど同様であるので、異なる部分のみを説明する。
【0164】
図18および図19を用いて説明した反射防止膜ARFおよびサイドウォールスペーサSWを形成する工程において、絶縁膜ZMをフォトレジストパターンRS4で覆った状態で、絶縁膜ZMに異方性エッチングを施したが、実施の形態2では、フォトレジストパターンRS4を形成することなく、絶縁膜ZMに異方性エッチングを施す。その結果、図30に示すように、ゲート電極Gtの両方の側壁にサイドウォールスペーサSWが形成される。それ以外の工程は、実施の形態1と同様である。
【0165】
次に、図30に示されるように、配線M3を形成した層間絶縁膜IL4の表面を下側に向け、この層間絶縁膜IL4の表面に、例えば、酸化シリコン膜からなる密着膜OXFを介して支持基板SSを配置する。これにより、半導体基板SBの裏面が上を向いた状態で、半導体基板SBおよび絶縁膜IL1〜1L4からなる積層構造体が支持基板SSに固定される。それから、図31に示されるように、上を向いた半導体基板SBの裏面を研削する。これにより、半導体基板SBの厚さを薄くすることができる。
【0166】
次に、図32に示されるように、半導体基板SBの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ARFを形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板SBの上面側を向いている裏面に、ホウ素(B)などのp型不純物を導入し、半導体基板SBと反射防止膜ARFとの間にp型半導体領域を形成してもよい。
【0167】
次に、図32に示されるように、反射防止膜ARF上に、フォトダイオードPDを構成するn型半導体領域NWと平面視において重なるように、マイクロレンズMLを取り付ける。以上のようにして、本実施の形態2におけるイメージセンサとしての半導体装置を製造することができる。
【0168】
本実施の形態2も、フォトダイオードPDやトランジスタの形成法は、上記実施の形態1と同様である。このため、本実施の形態2においても、上記実施の形態1で説明したのとほぼ同様の効果を得ることができる。
【0169】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0170】
ARF 反射防止膜
Gt ゲート電極
SB 半導体基板
SOX 犠牲酸化膜
SW サイドウォールスペーサ
ZM 絶縁膜
図1
図2
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