特開 2015-23287 積層セラミックキャパシタ及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-23287(P2015-23287A)

(43)【公開日】2015年2月2日

(54)【発明の名称】積層セラミックキャパシタ及びその実装基板

(51)【国際特許分類】

   H01G 4/232 20060101AFI20150106BHJP

   H01G 4/30 20060101ALI20150106BHJP

   H05K 1/18 20060101ALI20150106BHJP

【ＦＩ】

   H01G4/12 352

   H01G4/30 301C

   H05K1/18 K

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【全頁数】20

(21)【出願番号】特願2014-144795(P2014-144795)

(22)【出願日】2014年7月15日

(31)【優先権主張番号】10-2013-0084041

(32)【優先日】2013年7月17日

(33)【優先権主張国】KR

(31)【優先権主張番号】10-2014-0080924

(32)【優先日】2014年6月30日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100088605

【弁理士】

【氏名又は名称】加藤 公延

(74)【代理人】

【識別番号】100166420

【弁理士】

【氏名又は名称】福川 晋矢

(72)【発明者】

【氏名】パク・ミン・チョル

(72)【発明者】

【氏名】イ・キョ・クヮン

(72)【発明者】

【氏名】アン・ヨン・ギュ

(72)【発明者】

【氏名】キム・ヒュン・テ

(72)【発明者】

【氏名】パク・サン・ス

【テーマコード（参考）】

5E001

5E082

5E336

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AD04

5E001AF06

5E001AH01

5E001AH09

5E001AJ01

5E082AA01

5E082AB03

5E082BB02

5E082BC19

5E082BC36

5E082BC40

5E082EE04

5E082EE23

5E082EE26

5E082EE35

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG10

5E082GG11

5E082GG28

5E082JJ03

5E082JJ05

5E082PP09

5E336AA04

5E336CC32

5E336CC53

5E336EE01

5E336GG30

(57)【要約】      （修正有）

【課題】等価直列インダクタンスが低く内部電極間の短絡を防止することができる積層セラミックキャパシタ及びその実装基板を提供する。
【解決手段】積層セラミックキャパシタは、複数の誘電体層を含むセラミック本体１１０と、セラミック本体１１０の内部に配置され、互いに所定の間隔をおいてセラミック本体の第１の面１に露出する第１及び第２の引出部を有する第１の内部電極、及びセラミック本体の第１の面に露出し且つ第１の面と連結された第３の面３及び第４の面４と所定の間隔をおいて配置される第３の引出部を有する第２の内部電極と、セラミック本体の第１の面に配置され、第１から第３の引出部とそれぞれ連結される第１から第３の外部電極１３１、１３２、１３３と、セラミック本体の第１の面に配置される絶縁層１４１、１４２と、を含む。第１及び第２の引出部はそれぞれ第３の引出部と所定の間隔で離隔する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の誘電体層を含むセラミック本体であって、前記セラミック本体は、幅方向に対向する第１の面及び第２の面と、前記第１の面及び第２の面を連結し長さ方向に対向する第３の面及び第４の面と、前記第１の面及び第２の面を連結し厚さ方向に対向する第５の面及び第６の面とを有する、セラミック本体と、
前記セラミック本体の内部に配置され、互いに所定の間隔をおいて前記セラミック本体の第１の面に露出する第１及び第２の引出部を有する第１の内部電極、及び前記セラミック本体の第１の面に露出し且つ前記第３の面及び第４の面と所定の間隔をおいて配置される第３の引出部を有する第２の内部電極と、
前記セラミック本体の第１の面に配置され、前記第１から第３の引出部とそれぞれ連結される第１から第３の外部電極と、
前記セラミック本体の第１の面に配置される絶縁層と、
を含み、
前記第１及び第２の引出部はそれぞれ前記第３の引出部と所定の間隔で離隔する、積層セラミックキャパシタ。

【請求項2】

前記第１及び第２の引出部がそれぞれ前記第３の引出部と離隔した前記所定の間隔をＧとしたとき、０≦Ｇ≦５０μｍを満たす、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記第３の引出部の幅をＷ１、前記第３の引出部と連結される第３の外部電極の幅をＷ２としたとき、１．０≦Ｗ１／Ｗ２≦２．０を満たす、請求項１に記載の積層セラミックキャパシタ。

【請求項4】

前記第１及び第２の内部電極の端部は前記セラミック本体の第３の面及び第４の面に露出する、請求項１に記載の積層セラミックキャパシタ。

【請求項5】

前記第１及び第２の内部電極は前記セラミック本体の第１面に対して垂直に配置される、請求項１に記載の積層セラミックキャパシタ。

【請求項6】

前記第１及び第２の外部電極は前記第１及び第２の引出部の一部と連結される、請求項１に記載の積層セラミックキャパシタ。

【請求項7】

前記セラミック本体の長さ方向の長さは１．０ｍｍ以下である、請求項１に記載の積層セラミックキャパシタ。

【請求項8】

前記絶縁層は前記セラミック本体の第３の面及び第４の面にさらに配置される、請求項１に記載の積層セラミックキャパシタ。

【請求項9】

前記セラミック本体の第１の面に形成される絶縁層は前記セラミック本体の第１の面から測定される第１及び第２の外部電極の高さより小さく配置される、請求項１に記載の積層セラミックキャパシタ。

【請求項10】

前記セラミック本体の第２の面には第４から第６の外部電極がさらに配置される、請求項１に記載の積層セラミックキャパシタ。

【請求項11】

複数の誘電体層を含むセラミック本体であって、前記セラミック本体は、幅方向に対向する第１の面及び第２の面と、前記第１の面及び第２の面を連結し長さ方向に対向する第３の面及び第４の面と、前記第１の面及び第２の面を連結し厚さ方向に対向する第５の面及び第６の面とを有する、セラミック本体と、
前記セラミック本体の内部に配置され、互いに所定の間隔をおいて前記セラミック本体の第１の面及び第２の面に露出する第１から第４の引出部を有する第１の内部電極、及び前記セラミック本体の第１の面及び第２の面に露出し且つ前記セラミック本体の第３の面及び第４の面と所定の間隔をおいて配置される第５及び第６の引出部を有する第２の内部電極と、
前記セラミック本体の第１の面及び第２の面に配置され、前記第１から第６の引出部とそれぞれ連結される第１から第６の外部電極と、
前記セラミック本体の第１の面及び第２の面に配置された絶縁層と、
を含み、
前記第１から第４の引出部はそれぞれ前記第５及び第６の引出部と所定の間隔で離隔する、積層セラミックキャパシタ。

【請求項12】

前記第１から第４の引出部がそれぞれ前記第５及び第６の引出部と離隔した前記所定の間隔をＧとしたとき、０≦Ｇ≦５０μｍを満たす、請求項１１に記載の積層セラミックキャパシタ。

【請求項13】

前記第５又は第６の引出部の幅をＷ１、前記第５又は第６の引出部と連結される第５又は第６の外部電極の幅をＷ２としたとき、１．０≦Ｗ１／Ｗ２≦２．０を満たす、請求項１１に記載の積層セラミックキャパシタ。

【請求項14】

前記第１及び第２の内部電極の端部は前記セラミック本体の第３の面及び第４の面に露出する、請求項１１に記載の積層セラミックキャパシタ。

【請求項15】

前記第１及び第２の内部電極はセラミック本体の実装面に対して垂直に配置される、請求項１１に記載の積層セラミックキャパシタ。

【請求項16】

前記第１から第４の外部電極は前記第１から第４の引出部の一部と連結される、請求項１１に記載の積層セラミックキャパシタ。

【請求項17】

前記セラミック本体の長さ方向の長さは１．０ｍｍ以下である、請求項１１に記載の積層セラミックキャパシタ。

【請求項18】

前記絶縁層は前記セラミック本体の第３の面及び第４の面にさらに配置される、請求項１１に記載の積層セラミックキャパシタ。

【請求項19】

前記セラミック本体の第１の面又は第２の面に形成される絶縁層は前記セラミック本体の第１の面又は第２の面から測定される第１から第６の外部電極の高さより小さく形成される、請求項１１に記載の積層セラミックキャパシタ。

【請求項20】

上部に第１から第３の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された請求項１又は１１に記載の積層セラミックキャパシタと、
を含む、積層セラミックキャパシタの実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造に関する。

【背景技術】

【0002】

一般に、キャパシタ、インダクター、圧電体素子、バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極を備える。

【0003】

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一つの誘電体層を介して対向して配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。

【0004】

積層セラミックキャパシタは、小型であり且つ高容量が保障され実装が容易であるという長所により、コンピューター、ＰＤＡ、携帯電話等の移動通信装置の部品として広く用いられている。

【0005】

最近では、電子製品の小型化及び多機能化につれ、チップ部品も小型化及び高機能化されており、積層セラミックキャパシタに対しても小型及び高容量製品が求められている。

【0006】

また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有用に用いられており、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去する必要がある。このような要求は、電子装置の高周波化に伴い増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを介して他の外部回路と連結されることができる。

【0007】

積層セラミックキャパシタはキャパシタンス成分の他に等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）成分も共に有するが、このような等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）成分はバイパスキャパシタの機能を阻害する。特に、等価直列インダクタンス（ＥＳＬ）は、高周波でキャパシタのインダクタンスを高めて高周波ノイズ除去特性を阻害する。

【0008】

一方、垂直積層型キャパシタの場合にも、低い等価直列インダクタンス（ＥＳＬ）が求められており、これを具現するために内部電極の形成されないマージン部領域を既に製作されたセラミック積層体に形成する方法が考えられているが、この場合、短絡不良問題が発生する可能性がある。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】韓国特開２０１０‐００６８０５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明の目的は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造を提供することである。

【課題を解決するための手段】

【0011】

本発明の一実施形態は、複数の誘電体層を含むセラミック本体であって、前記セラミック本体は、幅方向に対向する第１の面及び第２の面と、前記第１の面及び第２の面を連結し長さ方向に対向する第３の面及び第４の面と、前記第１の面及び第２の面を連結し厚さ方向に対向する第５の面及び第６の面とを有する、セラミック本体と、セラミック本体の内部に配置され、互いに所定の間隔をおいて上記セラミック本体の第１の面に露出する第１及び第２の引出部を有する第１の内部電極、及び上記セラミック本体の第１の面に露出し且つ上記第３の面及び第４の面と所定の間隔をおいて配置される第３の引出部を有する第２の内部電極と、上記セラミック本体の第１の面に配置され、上記第１から第３の引出部とそれぞれ連結される第１から第３の外部電極と、上記セラミック本体の第１の面に配置される絶縁層と、を含み、上記第１及び第２の引出部はそれぞれ上記第３の引出部と所定の間隔で離隔する積層セラミックキャパシタを提供する。

【0012】

本発明の他の実施形態は、複数の誘電体層を含むセラミック本体であって、前記セラミック本体は、幅方向に対向する第１の面及び第２の面と、前記第１の面及び第２の面を連結し長さ方向に対向する第３の面及び第４の面と、前記第１の面及び第２の面を連結し厚さ方向に対向する第５の面及び第６の面とを有する、セラミック本体と、セラミック本体の内部に配置され、互いに所定の間隔をおいて上記セラミック本体の第１の面及び第２の面に露出する第１から第４の引出部を有する第１の内部電極、及び上記セラミック本体の第１の面及び第２の面に露出し且つ上記セラミック本体の第３の面及び第４の面と所定の間隔をおいて配置される第５及び第６の引出部を有する第２の内部電極と、上記セラミック本体の第１の面及び第２の面に配置され、上記第１から第６の引出部とそれぞれ連結される第１から第６の外部電極と、上記セラミック本体第１の面及び第２の面に配置された絶縁層と、を含み、上記第１から第４の引出部はそれぞれ上記第５及び第６の引出部と所定の間隔で離隔する積層セラミックキャパシタを提供する。

【0013】

本発明のさらに他の実施形態は、上部に第１から第３の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。

【発明の効果】

【0014】

本発明の一実施形態によれば、内部電極は、セラミック本体の誘電体層に最小限のマージン部又はギャップを残し、最大限広い面積で形成されることができる。これにより、第１及び第２の内部電極の重なり領域が広くなるため、高容量の積層セラミックキャパシタを形成することができる。

【0015】

また、外部極性が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

【0016】

本発明の一実施形態によれば、セラミック本体に形成される絶縁層は、セラミック本体の一面に露出する第１及び第２の内部電極の端部と第１及び第２の内部電極の引出部を覆うことにより内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。

【0017】

本発明の一実施形態によれば、絶縁層の高さを調節することができ、絶縁層の高さを第１及び第２の外部電極の高さより低く形成する場合は積層セラミックキャパシタが回路基板上により安定して実装されることができる。

【0018】

本発明の一実施形態によれば、積層セラミックキャパシタの電流の流れが複数の外部電極を介して内部電極に伝達されることができるため、積層セラミックキャパシタのキャパシタンス成分に直列に連結されるインダクタンスの成分のサイズを非常に小さくすることができる。

【0019】

また、上記第１及び第２の内部電極の引出部が重ならないように形成されることにより、短絡不良を減少させて信頼性に優れるという効果がある。

【図面の簡単な説明】

【0020】

【図1】本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。

【図2】図１に示された積層セラミックキャパシタの内部電極構造を示す断面図である。

【図3】図１のＡ‐Ａ’線に沿う断面図である。

【図4】本発明の他の実施形態による積層セラミックキャパシタを示す斜視図である。

【図5】図４に示された積層セラミックキャパシタの内部電極構造を示す断面図である。

【図6】図４のＡ‐Ａ’線に沿う断面図である。

【図7】本発明の他の実施形態による積層セラミックキャパシタを示す斜視図である。

【図8】図５の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。

【発明を実施するための形態】

【0021】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0022】

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図であり、図２は図１に示された積層セラミックキャパシタの内部電極構造を示す断面図であり、図３は図１のＡ‐Ａ’線に沿う断面図である。

【0023】

本実施形態による積層セラミックキャパシタは３端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ ｌａｍｉｎａｔｅｄ ｏｒ ｖｅｒｔｉｃａｌ ｍｕｌｔｉｌａｙｅｒ）」はキャパシタ内に積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「３端子（３‐ｔｅｒｍｉｎａｌ）」はキャパシタの端子として３個の端子が回路基板に接続されることを意味する。

【0024】

図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体にそれぞれ形成される絶縁層１４１、１４２、１４３、１４４と、外部電極１３１、１３２、１３３と、を含むことができる。

【0025】

本実施形態において、セラミック本体１１０は、幅方向に対向する第１の面１及び第２の面２と、上記第１の面及び第２の面を連結し長さ方向に対向する第３の面３及び第４の面４と、上記第１の面及び第２の面を連結し厚さ方向に対向する第５の面５及び第６の面６と、を有することができる。

【0026】

上記セラミック本体１１０の形状は、特に制限されず、図示のように第１の面から第６の面を有する六面体形状であることができる。

【0027】

本発明の一実施形態によれば、第３の面３と第４の面４が対向し、第５の面５と第６の面６が対向することができる。

【0028】

本発明の一実施形態によれば、セラミック本体の第１の面１は、回路基板の実装領域に配置される実装面となることができる。

【0029】

本発明の一実施形態によれば、ｘ‐方向は第１から第３の外部電極が所定の間隔をおいて形成される方向であり、ｙ‐方向は内部電極が誘電体層を介して積層される方向であり、ｚ‐方向は内部電極が回路基板に実装される方向であることができる。

【0030】

本発明の一実施形態によれば、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層間の境界は確認できないほどに一体化されている。

【0031】

上記セラミック本体の長さ方向の長さは１．０ｍｍ以下であることができるが、必ずしもこれに制限されるものではない。

【0032】

上記誘電体層１１１は、セラミックパウダー、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーは高誘電率を有する物質であり、特に制限されず、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料等を用いることができる。

【0033】

本発明の一実施形態によれば、セラミック本体１１０の内部には第１及び第２の内部電極１２１、１２２が配置されることができる。

【0034】

図２は、セラミック本体１１０を構成する誘電体層１１１と上記誘電体層に配置された内部電極１２１、１２２を示す断面図である。

【0035】

本発明の一実施形態によれば、第１の極性の第１の内部電極１２１と第２の極性の第２の内部電極１２２を一対とし、一つの誘電体層１１１を介してｙ‐方向に対向するように配置されることができる。

【0036】

本発明の一実施形態によれば、第１及び第２の内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、上記セラミック本体１１０の第１の面１に垂直に配置されることができる。

【0037】

本発明において、「第１の」及び「第２の」は相違する極性を意味し、「第１の」及び「第３の」は同一の極性を意味する。

【0038】

本発明の一実施形態によれば、第１及び第２の内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。

【0039】

上記導電性金属は、特に制限されず、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。

【0040】

誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等の印刷法により導電性ペーストで内部電極層を印刷することができる。

【0041】

内部電極が印刷されたセラミックグリーンシートを交互に積層し焼成してセラミック本体を形成することができる。

【0042】

図２及び図３を参照すると、第１及び第２の内部電極１２１、１２２は相違する極性の外部電極と連結されるためにそれぞれ引出部１２１ａ、１２１ｂ、１２２ａを有し、上記引出部１２１ａ、１２１ｂ、１２２ａはセラミック本体の第１の面１に露出することができる。

【0043】

本発明の一実施形態によれば、積層セラミックキャパシタは垂直積層型であり、第１の内部電極の引出部及び第２の内部電極の引出部はセラミック本体の同一面に露出することができる。

【0044】

本発明の一実施形態によれば、内部電極の引出部は、内部電極を形成する導体パターンのうち幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味する。

【0045】

本発明の一実施形態によれば、第１の内部電極は、２つの引出部１２１ａ、１２１ｂを有することができる。

【0046】

上記第１の内部電極の２つの引出部１２１ａ、１２１ｂは、所定の間隔をおいて配置され、セラミック本体の第１の面１に露出することができる。

【0047】

本発明の一実施形態によれば、上記第１の内部電極の第１の引出部１２１ａはセラミック本体の第１の面１に露出すると共に第３の面３に露出し、第１の内部電極の第２の引出部１２１ｂはセラミック本体の第１の面１に露出すると共に第４の面４に露出することができる。

【0048】

本発明の一実施形態によれば、第２の内部電極は、１つの引出部１２２ａを有することができる。

【0049】

上記第２の内部電極の第３の引出部１２２ａは、上記セラミック本体の第３の面３及び第４の面４と所定の間隔をおいて配置され、セラミック本体の第１の面１に露出することができる。

【0050】

上記「所定の間隔をおいて」とは、上記第２の内部電極の第３の引出部１２２ａが上記セラミック本体の第３の面３及び第４の面４に露出せずに絶縁された状態を意味する。

【0051】

上記第１の内部電極の２つの引出部１２１ａ、１２１ｂはそれぞれ第２の内部電極の引出部１２２ａと所定の間隔Ｇをおいて離隔することができる。

【0052】

上記「所定の間隔Ｇをおいて離隔」とは、重ならずに絶縁された状態を意味し、以下では、同一の意味で用いられる。

【0053】

これに関する詳細な内容は後述する。

【0054】

本発明の一実施形態によれば、上記第１及び第２の内部電極１２１、１２２の端部は、セラミック本体１１０の第３の面３及び第４の面４に露出することができる。上記セラミック本体の第３の面３及び第４の面４に絶縁層が形成されることにより、内部電極間の短絡を防止することができる。

【0055】

本発明の一実施形態によれば、上記第１及び第２の内部電極１２１、１２２は、セラミック本体１１０の第２の面２のみにマージン部があり、上記第３の面３及び第４の面４にはマージン部がないように形成されることができる。

【0056】

一般に、第１及び第２の内部電極は重なり領域によって静電容量を形成し、相違する極性の外部電極と連結される引出部は重なり領域を有しない。

【0057】

よって、上記相違する極性の外部電極と連結される引出部の一部が重なるようにすることにより静電容量を増加させようとする試みがあった。

【0058】

しかしながら、この場合には、外部に露出する引出部の重なり領域で短絡不良問題が発生する可能性がある。

【0059】

上記の問題を解決するために、本発明の一実施形態によれば、上記第１の内部電極の２つの引出部１２１ａ、１２１ｂはそれぞれ第２の内部電極の引出部１２２ａと所定の間隔をおいて離隔することができる。

【0060】

上記第１及び第２の引出部１２１ａ、１２１ｂがそれぞれ上記第３の引出部１２２ａと離隔した上記所定の間隔をＧとしたとき、０≦Ｇ≦５０μｍを満たすことができる。

【0061】

上記のように、第１及び第２の引出部１２１ａ、１２１ｂがそれぞれ上記第３の引出部１２２ａと離隔した上記所定の間隔Ｇが０≦Ｇ≦５０μｍを満たすように調節することにより、短絡不良問題を解決することができる。

【0062】

上記第１及び第２の引出部１２１ａ、１２１ｂがそれぞれ上記第３の引出部１２２ａと離隔した上記所定の間隔Ｇが０μｍの場合は、上記第１及び第２の引出部１２１ａ、１２１ｂと第３の引出部１２２ａが一致する場合であり、重なり領域がないため、短絡不良問題が発生しない。しかしながら、上記所定の間隔Ｇが０μｍ未満（陰（−）の値）の場合は、重なり領域が発生するため、チップ切断工程で短絡不良問題が発生する可能性がある。

【0063】

これに対し、第１及び第２の引出部１２１ａ、１２１ｂがそれぞれ上記第３の引出部１２２ａと離隔した上記所定の間隔Ｇが５０μｍを超える場合は、外部極性が印加される第１及び第２の内部電極間の距離が増加してカレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が長くなるため、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が高くなる。

【0064】

本発明の一実施形態によれば、上記第３の引出部１２２ａの幅をＷ１、上記第３の引出部１２２ａと連結される第３の外部電極１３３の幅をＷ２としたとき、１．０≦Ｗ１／Ｗ２≦２．０を満たすことができる。

【0065】

上記のように、第３の引出部１２２ａの幅Ｗ１と上記第３の引出部１２２ａと連結される第３の外部電極１３３の幅Ｗ２との比が１．０≦Ｗ１／Ｗ２≦２．０を満たすように調節することにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなり、短絡不良を防止して信頼性に優れるという効果を奏することができる。

【0066】

上記第３の引出部１２２ａの幅Ｗ１と上記第３の引出部１２２ａと連結される第３の外部電極１３３の幅Ｗ２との比（Ｗ１／Ｗ２）が１．０未満の場合及び２．０を超える場合は、短絡不良が発生し、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）も高くなる可能性があるため、問題となる。

【0067】

本発明の一実施形態によれば、上記セラミック本体の一面には、内部電極と連結されるように外部電極が配置されることができる。

【0068】

より具体的には、セラミック本体１１０の第１の面１に露出した第１の内部電極１２１の第１の引出部１２１ａと連結されるように第１の外部電極１３１が配置され、セラミック本体１１０の第１の面１に露出した第１の内部電極の第２の引出部１２１ｂと連結されるように第２の外部電極１３２が配置されることができる。

【0069】

上記第１及び第２の外部電極１３１、１３２は、特に制限されず、例えば、上記第１及び第２の引出部１２１ａ、１２１ｂの一部と連結されることができる。

【0070】

また、上記セラミック本体１１０の第１の面１に引き出された第２の内部電極１２２の第３の引出部１２２ａと連結されるように第３の外部電極１３３が形成されることができる。

【0071】

本発明の一実施形態によれば、セラミック本体１１０には、絶縁層１４１、１４２、１４３、１４４が形成されることができる。

【0072】

より具体的には、セラミック本体の第１の面１には第１の絶縁層１４１及び第２の絶縁層１４２が形成され、セラミック本体の第３の面３及び第４の面４にはそれぞれ第３の絶縁層１４３及び第４の絶縁層１４４が形成されることができる。

【0073】

上記セラミック本体１１０の第１の面１に形成された第１の絶縁層１４１は第１及び第３の外部電極１３１、１３３の間に形成され、第２の絶縁層１４２は第２及び第３の外部電極１３２、１３３の間に形成されることができる。

【0074】

上記第１及び第２の絶縁層１４１、１４２は、第１の面に露出した第１の内部電極の引出部１２１ａ、１２１ｂの一部と第２の内部電極の引出部１２２ａの一部を覆うように形成されることができる。

【0075】

第１及び第２の絶縁層１４１、１４２は、第１の内部電極の引出部１２１ａ、１２１ｂと第２の内部電極の引出部１２２ａの露出した領域も覆うように形成されることができる。

【0076】

本発明の一実施形態によれば、図３に示されたように、上記第１及び第２の絶縁層１４１、１４２は、セラミック本体の第１の面１において第１の外部電極１３１、第２の外部電極１３２、または第３の外部電極１３３が形成されてない領域を完全に覆うように形成されることができる。

【0077】

また、図示されてはいないが、本発明の一実施形態によれば、上記第１及び第２の絶縁層１４１、１４２は、第１から第３の外部電極１３１、１３２、１３３と所定の間隔をおいて形成されることができる。

【0078】

本発明の一実施形態によれば、上記第１及び第２の内部電極１２１、１２２の端部が露出したセラミック本体１１０の第３の面及び第４の面にはそれぞれ第３の絶縁層１４３及び第４の絶縁層１４４が形成されることができる。

【0079】

上記第３の絶縁層１４３は、セラミック本体の第２の面に２形成されたマージン部誘電体層１１１と連結されることができる。

【0080】

上記第４の絶縁層１４４は、セラミック本体の第２の面２に形成されたマージン部誘電体層１１１と連結されることができる。

【0081】

本発明の一実施形態によれば、絶縁層は、誘電体層と同じかほぼ同じ物質で形成され、誘電体層と連結される場合は絶縁層とセラミック本体の結合強度が向上することができる。

【0082】

本発明の一実施形態によれば、絶縁層１４１、１４２、１４３、１４４は、セラミックスラリーで形成されることができる。上記セラミックスラリーの量及び形状を調節することにより、絶縁層の形成位置及び高さを調節することができる。上記絶縁層１４１、１４２、１４３、１４４は、焼成工程によりセラミック本体が形成された後、上記セラミック本体にセラミックスラリーを塗布し焼成して形成されることができる。

【0083】

或いは、セラミック本体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを形成し、セラミックグリーンシートと共に焼成して形成されることができる。

【0084】

上記セラミックスラリーの形成方法としては、特に制限されず、例えば、スプレーで噴射する方法や、ローラーを用いた塗布、コーティング、付着等の方法を用いることができる。

【0085】

本発明の一実施形態によれば、絶縁層１４１、１４２、１４３、１４４は、セラミック本体の一面に露出した第１及び第２の内部電極の引出部１２１ａ、１２１ｂ、１２２ａと、第１及び第２の内部電極１２１、１２２の端部を覆うことにより、内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。

【0086】

本発明の一実施形態によれば、外部極性が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

【0087】

本発明の一実施形態によれば、上記第１及び第２の絶縁層１４１、１４２の高さ（図１におけるＺ方向の寸法）は上記第１から第３の外部電極１３１、１３２、１３３の高さ（図１におけるＺ方向の寸法）より小さく形成されることができる。

【0088】

上記絶縁層１４１、１４２及び外部電極１３１、１３２、１３３の高さは、上記第１の面を基準に測定されることができる。

【0089】

本発明の一実施形態によれば、上記第１及び第２の絶縁層１４１、１４２の高さが第１から第３の外部電極１３１、１３２、１３３の高さより低いため、積層セラミックキャパシタが回路基板上により安定して実装されることができる。

【0090】

また、図示されてはいないが、第１及び第２の絶縁層１４１、１４２の高さは異なってもよい。

【0091】

図４は本発明の他の実施形態による積層セラミックキャパシタを示す斜視図であり、図５は図４に示された積層セラミックキャパシタの内部電極構造を示す断面図であり、図６は図４のＡ‐Ａ’線に沿う断面図である。

【0092】

なお、以下では、上述した本発明の一実施形態と異なる構成要素を中心に説明し、同じ構成要素に関する詳細な説明は省略する。

【0093】

図４から図６を参照すると、本実施形態による積層セラミックキャパシタは６端子垂直積層型キャパシタであることができる。

【0094】

「６端子（６‐ｔｅｒｍｉｎａｌ）」は、キャパシタの端子として６個の端子が回路基板に接続されることができることを意味する。

【0095】

本実施形態による積層セラミックキャパシタ２００は、セラミック本体２１０と、上記セラミック本体２１０の内部に配置される内部電極２２１、２２２と、上記セラミック本体２１０に形成される絶縁層２４１、２４２、２４３、２４４、２４５、２４６と、外部電極２３１、２３２、２３３、２３４、２３５、２３６と、を含むことができる。

【0096】

図５は、セラミック本体２１０を構成する誘電体層２１１と上記誘電体層に形成された内部電極２２１、２２２を示す断面図である。

【0097】

本発明の一実施形態によれば、第１の極性の第１の内部電極２２１と第２の極性の第２の内部電極２２２を一対とし、一つの誘電体層２１１を介してｙ‐方向に対向するように配置されることができる。

【0098】

本発明の一実施形態によれば、第１及び第２の内部電極２２１、２２２は、積層セラミックキャパシタの実装面に垂直に配置されることができる。

【0099】

本実施形態によれば、積層セラミックキャパシタの実装面は、上記セラミック本体の第１の面１又はこれに対向する第２の面２となることができる。

【0100】

図５及び図６を参照すると、上記第１及び第２の内部電極２２１、２２２は、相違する極性の外部電極と連結されるためにそれぞれ引出部２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２２ａ、２２２ｂを有することができる。

【0101】

本発明の一実施形態によれば、積層セラミックキャパシタは垂直積層型であり、第１の内部電極の引出部及び第２の内部電極の引出部はセラミック本体の同一面に露出することができる。

【0102】

本発明の一実施形態によれば、上記第１の内部電極２２１は、４つの引出部２２１ａ、２２１ｂ、２２１ｃ、２２１ｄを有することができる。

【0103】

本発明の一実施形態によれば、上記第１の内部電極２２１の２つの引出部２２１ａ、２２１ｂは互いに所定の間隔をおいてセラミック本体の第１の面１に露出し、上記第１の内部電極の他の２つの引出部２２１ｃ、２２１ｄは互いに所定の間隔をおいてセラミック本体の第１の面１に対向する第２の面２に露出することができる。

【0104】

本発明の一実施形態によれば、上記第１の内部電極２２１の第１の引出部２２１ａは上記セラミック本体２１０の第１の面１に露出すると共に第３の面３に露出し、第１の内部電極２２１の第２の引出部２２１ｂは上記セラミック本体２１０の第１の面１に露出すると共に第４の面４に露出することができる。

【0105】

また、上記と同様の方式により、上記第１の内部電極２２１の第３の引出部２２１ｃは上記セラミック本体２１０の第２の面２に露出すると共に第３の面３に露出し、第１の内部電極２２１の第４の引出部２２１ｄは上記セラミック本体２１０の第２の面２に露出すると共に第４の面４に露出することができる。

【0106】

本発明の一実施形態によれば、上記第２の内部電極２２２は、２つの引出部２２２ａ、２２２ｂを有することができる。

【0107】

本発明の一実施形態によれば、上記第２の内部電極２２２の第５の引出部２２２ａは、セラミック本体の第３の面３及び第４の面４と所定の間隔をおいて形成され、上記セラミック本体２１０の第１の面１に露出し、第２の内部電極２２２の第６の引出部２２２ｂは、セラミック本体２１０の第３の面３及び第４の面４と所定の間隔をおいて形成され、セラミック本体２１０の第１の面１に対向する第２の面２に露出することができる。

【0108】

上記第１の内部電極の第１及び第２の引出部２２１ａ、２２１ｂはそれぞれ第２の内部電極の第５の引出部２２２ａと互いに所定の間隔Ｇで離隔することができる。

【0109】

また、上記と同様の方式により、第１の内部電極の第３及び第４の引出部２２１ｃ、２２１ｄはそれぞれ第２の内部電極の第６の引出部２２２ｂと互いに所定の間隔Ｇで離隔することができる。

【0110】

また、本発明の一実施形態によれば、第１及び第２の内部電極２２１、２２２の端部は、上記セラミック本体２１０の第３の面３及び第４の面４に露出することができる。

【0111】

上記セラミック本体２１０の第３の面３及び第４の面４に絶縁層が形成されることにより、第１及び第２の内部電極間の短絡を防止することができる。

【0112】

図６を参照すると、上記セラミック本体の一面には、内部電極と連結されるように外部電極が形成されることができる。

【0113】

より具体的には、上記セラミック本体２１０の第１の面１に露出した第１の内部電極２２１の第１及び第２の引出部２２１ａ、２２１ｂとそれぞれ連結されるように第１及び第２の外部電極２３１、２３２が形成されることができる。

【0114】

また、上記セラミック本体２１０の第１の面１に露出した第２の内部電極２２２の第５の引出部２２２ａと連結されるように第５の外部電極２３５が形成されることができる。

【0115】

また、上記と同様に、セラミック本体の第２の面２に露出した第１の内部電極の第３及び第４の引出部２２１ｃ、２２１ｄとそれぞれ連結されるように第３及び第４の外部電極２３３、２３４が形成され、セラミック本体の第２の面に露出した第２の内部電極の第６の引出部２２２ｂと連結されるように第６の外部電極２３６が形成されることができる。

【0116】

上述した実施例と同様に、上記第１から第４の外部電極２３１、２３２、２３３、２３４は、第１の内部電極の第１から第４の引出部２２１ａ、２２１ｂ、２２１ｃ、２２１ｄの一部と連結されることができる。

【0117】

本発明の一実施形態によれば、セラミック本体には、絶縁層２４１、２４２、２４３、２４４、２４５、２４６が形成されることができる。

【0118】

より具体的には、セラミック本体の第１の面には第１の絶縁層２４１及び第２の絶縁層２４２が形成され、セラミック本体の第３の面及び第４の面にはそれぞれ第３の絶縁層２４３及び第４の絶縁層２４４が形成され、セラミック本体の第２の面には第５の絶縁層２４５及び第６の絶縁層２４６が形成されることができる。

【0119】

セラミック本体の第１の面に形成された第１の絶縁層２４１は第１及び第５の外部電極２３１、２３５の間に形成され、第２の絶縁層２４２は第２及び第５の外部電極２３２、２３５の間に形成されることができる。

【0120】

上記第１及び第２の絶縁層２４１、２４２は、第１の面に露出した第１の内部電極の引出部２２１ａ、２２１ｂの一部と第２の内部電極の引出部２２２ａの一部を覆うように形成されることができる。第１及び第２の絶縁層２４１、２４２は、第１の内部電極の引出部及び第２の内部電極の引出部の露出した領域も覆うように形成されることができる。

【0121】

また、本発明の一実施形態によれば、上記第１及び第２の絶縁層２４１、２４２は、セラミック本体の第１の面において第１の外部電極２３１、第２の外部電極２３２、または第５の外部電極２３５が形成されてない領域を完全に覆うように形成されることができる。

【0122】

また、図示されてはいないが、本発明の一実施形態によれば、第１及び第２の絶縁層２４１、２４２は、第１、第２及び第５の外部電極２３１、２３２、２３５と所定の間隔をおいて形成されることができる。

【0123】

また、上記と同様の方式により、セラミック本体の第２の面には、第５の絶縁層２４５及び第６の絶縁層２４６が形成されることができる。

【0124】

本発明の一実施形態によれば、第１及び第２の内部電極２２１、２２２の端部が露出したセラミック本体の第３の面及び第４の面にはそれぞれ第３の絶縁層２４３及び第４の絶縁層２４４が形成されることができる。

【0125】

本発明の一実施形態によれば、絶縁層は、誘電体層と同じかほぼ同じ物質で形成され、誘電体層と連結される場合は絶縁層とセラミック本体の結合強度が向上することができる。

【0126】

また、上記絶縁層は、セラミック本体の一面に露出した第１及び第２の内部電極の端部と第１及び第２の内部電極の引出部を覆うことにより、内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。

【0127】

本実施形態によれば、外部極性が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

【0128】

また、図示されてはいないが、第１の内部電極又は第２の内部電極は２個以上の引出部を有し、第１の内部電極又は第２の内部電極に形成された引出部はセラミック本体の同一面又は相違する面に露出することができる。なお、内部電極の引出部の個数及び位置等は多様に変わっても良い。

【0129】

図７は、本発明の他の実施形態による積層セラミックキャパシタを示す斜視図である。

【0130】

図７を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、上記図４に示されている本発明の一実施形態による積層セラミックキャパシタにおいて上記セラミック本体２１０の第２の面２に配置された第３、第４及び第６の外部電極２３３、２３４、２３６と第５及び第６の絶縁層２４５、２４６の代わりに第５の絶縁層２４５が配置されることができる。

【0131】

この場合、上記第３及び第４の引出部２２１ｃ、２２１ｄと上記第６の引出部２２２ｂは、上記セラミック本体２１０の第２の面２に露出するが、上記第５の絶縁層２４５によって絶縁されるため、信頼性低下の問題は発生しない。

【実施例】

【0132】

以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれによって制限されるものではない。

【0133】

実施例
実施例は、垂直積層型キャパシタの第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した所定の間隔Ｇ及び第３の引出部の幅Ｗ１と上記第３の引出部と連結される第３の外部電極の幅Ｗ２との比（Ｗ１／Ｗ２）が本発明の数値範囲を満たすように製作したものである。

【0134】

比較例
比較例は、垂直積層型キャパシタの第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した所定の間隔Ｇ及び第３の引出部の幅Ｗ１と上記第３の引出部と連結される第３の外部電極の幅Ｗ２との比（Ｗ１／Ｗ２）が本発明の範囲を外れる以外は上記実施例と同じ条件で製作したものである。

【0135】

下記表１は、本発明の実施形態により垂直積層型キャパシタの第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した間隔Ｇの値による等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）及び短絡発生数による信頼性を比較したものである。

【0136】

上記短絡発生数による信頼性は試料５０個に対して短絡発生数を測定して評価し、第３の引出部の幅Ｗ１と上記第３の引出部と連結される第３の外部電極の幅Ｗ２との比（Ｗ１／Ｗ２）を１．７に固定した状態で測定した。

【0137】

【表1】

＊：比較例

【0138】

上記表１を参照すると、比較例であるサンプル１〜４は、第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した所定の間隔Ｇが陰（−）の値を有するものであり、これは、引出部が重なることを意味する。

【0139】

この場合、短絡発生数が多いことから信頼性に問題があることが分かる。

【0140】

また、比較例であるサンプル８〜１０は、第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した所定の間隔Ｇが５０μｍを超えるものであり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が高いことから問題があることが分かる。

【0141】

これに対し、実施例であるサンプル５〜７は、本発明の数値範囲を満たすものであり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くて短絡発生がないことから信頼性に優れることが分かる。

【0142】

下記表２は、本発明の実施形態により垂直積層型キャパシタの第３の引出部の幅Ｗ１と上記第３の引出部と連結される第３の外部電極の幅Ｗ２との比（Ｗ１／Ｗ２）の値による等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）及び短絡発生数による信頼性を比較したものである。

【0143】

上記短絡発生数による信頼性は試料５０個に対して短絡発生数を測定して評価し、第１の内部電極の第１及び第２の引出部がそれぞれ第２の内部電極の第３の引出部と離隔した所定の間隔Ｇを０、２０、５０μｍに固定した状態で測定した。

【0144】

【表2】

＊：比較例

【0145】

上記表２を参照すると、比較例であるサンプル１１、１５、１６、２０、２１及び２５は、第３の引出部の幅Ｗ１と上記第３の引出部と連結される第３の外部電極の幅Ｗ２との比（Ｗ１／Ｗ２）が本発明の数値範囲を外れるものであり、短絡不良が発生したことから信頼性に問題があり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が高いことから問題があることが分かる。

【0146】

これに対し、実施例であるサンプル１２〜１４、１７〜１９及び２２〜２４は、本発明の数値範囲を満たすものであり、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くて短絡発生がないことから信頼性に優れることが分かる。

【0147】

積層セラミックキャパシタの実装基板
図８は、図５の積層セラミックキャパシタが印刷回路基板に実装された態様を示した斜視図である。

【0148】

図８を参照すると、本実施形態による積層セラミックキャパシタ２００の実装基板３００は、積層セラミックキャパシタ２００が垂直に実装される印刷回路基板３１０と、印刷回路基板３１０の上面に離隔して形成された第１から第３の電極パッド３２１、３２２、３２３と、を含む。

【0149】

この際、積層セラミックキャパシタ２００は、第１、第２及び第５の外部電極２３１、２３２、２３５がそれぞれ第１、第２の電極パッド３２１、３２２及び第３の電極パッド３２３上に接触するように位置した状態でハンダによって印刷回路基板３１０と電気的に連結されることができる。

【0150】

なお、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と重複する内容についてはその説明を省略する。

【0151】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0152】

１００、２００ 積層セラミックキャパシタ
１１０、２１０ セラミック本体
１１１、２１１ 誘電体層
１２１、１２２、２２１、２２２ 第１及び第２の内部電極
１２１ａ、１２１ｂ、１２２ａ、２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２２ａ、２２２ｂ 第１から第６の引出部
１３１、１３２、１３３、２３１、２３２、２３３、２３４、２３５、２３６ 第１から第６の外部電極
３００ 実装基板
３１０ 印刷回路基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】