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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-233041(P2015-233041A)
(43)【公開日】2015年12月24日
(54)【発明の名称】パッケージ基板
(51)【国際特許分類】
   H05K 3/46 20060101AFI20151201BHJP
   H01L 23/12 20060101ALI20151201BHJP
【FI】
   H05K3/46 Z
   H05K3/46 N
   H05K3/46 B
   H05K3/46 Q
   H01L23/12 N
【審査請求】未請求
【請求項の数】7
【出願形態】OL
【全頁数】16
(21)【出願番号】特願2014-118599(P2014-118599)
(22)【出願日】2014年6月9日
(71)【出願人】
【識別番号】000000158
【氏名又は名称】イビデン株式会社
(74)【代理人】
【識別番号】100095795
【弁理士】
【氏名又は名称】田下 明人
(72)【発明者】
【氏名】稲垣 靖
(72)【発明者】
【氏名】高橋 康浩
(72)【発明者】
【氏名】黒川 聡
【テーマコード(参考)】
5E316
【Fターム(参考)】
5E316AA06
5E316AA12
5E316AA15
5E316AA32
5E316AA35
5E316AA43
5E316BB02
5E316BB11
5E316BB16
5E316CC02
5E316CC04
5E316CC05
5E316CC08
5E316CC09
5E316CC32
5E316DD02
5E316DD22
5E316EE31
5E316FF04
5E316FF45
5E316HH05
5E316HH25
5E316JJ02
(57)【要約】
【課題】 電子部品間の信号伝送速度を高くすることができると共に、配線自由度が高いパッケージ基板の提供
【解決手段】 メモリ110Mに接続されるパッド76SPRと、ビア導体160FaRと、第1導体回路158Fasと、ビア導体160FaRと、最外の導体回路158Fbsと、スキップビア導体160Fbと、を介する接続路RPが形成される。接続路(迂回路)PRが備えられるため、配線自由度が高い。
【選択図】 図1
【特許請求の範囲】
【請求項1】
第1面と前記第1面と反対側の第2面とを有する最外の層間樹脂絶縁層と、
前記最外の層間樹脂絶縁層の前記第1面に形成されている第1電子部品を搭載するための複数のパッドで形成されている第1パッド群と第2電子部品を搭載するための複数のパッドで形成されている第2パッド群とを含む最外の導体層と、
前記最外の層間樹脂絶縁層の前記第2面の下に形成された第1導体層と、
前記最外の層間樹脂絶縁層の前記第2面と前記第1導体層の下に形成された内層の層間樹脂絶縁層と、
前記内層の層間樹脂絶縁層の下に形成された第2導体層と、
前記最外の層間樹脂絶縁層を貫通し前記第1導体層と前記最外の導体層を接続している最外ビア導体と、
前記最外の層間樹脂絶縁層と前記内層の層間樹脂絶縁層を同時に貫通し前記最外の導体層と前記第2導体層を接続するスキップビア導体と、を有するパッケージ基板であって、
前記パッドと前記第2導体層は、2つの前記ビア導体を繋ぐ前記第1導体層に含まれる第1導体回路と1つの前記ビア導体と1つの前記スキップビア導体とを繋ぐ前記最外の導体層に含まれる最外の導体回路と、を介する接続路を有する。
【請求項2】
請求項1のパッケージ基板であって、
前記第1導体層に含まれる第2導体回路は前記第1パッド群内の1つの前記パッドと前記第2パッド群内の1つの前記パッドを接続している。
【請求項3】
請求項2のパッケージ基板であって、前記第2導体回路は前記第1電子部品と前記第2電子部品間のデータ伝送のための専用の配線層である。
【請求項4】
請求項1のパッケージ基板であって、
前記パッケージ基板は前記内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。
【請求項5】
請求項1のパッケージ基板であって、前記最外の導体層と前記第1導体回路と前記第2導体層でストリップラインが形成される。
【請求項6】
請求項1のパッケージ基板であって、前記一対の電子部品は、ロジックICとメモリである。
【請求項7】
請求項6のパッケージ基板であって、
前記ロジックICはパッケージ基板の中央側に配置され、前記メモリはパッケージ基板の端部側に配置され、前記接続路を介して前記メモリに前記スキップビア導体が接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数の電子部品を搭載するパッケージ基板の製造方法に関する。
【背景技術】
【0002】
特許文献1はマルチチップモジュール基板を開示している。特許文献1の図1によれば、1つの基板に2つのLSIが搭載されている。そして、2つのLSIは複数の配線層で接続されている。特許文献1の図1では、複数の配線層は異なる絶縁層内に描かれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平6−53349号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1はマルチチップモジュール基板を開示している。そして、特許文献1の図1や14段落に開示されているように、特許文献1の図1に示されているマルチチップモジュール基板は、4層の配線層を有している。そして、特許文献1の図1によれば、全4層が2つのLSIを結ぶ配線を有していると思われる。
LSIは電源ラインやグランドラインを一般的に有している。従って、特許文献1のLSIも電源ラインやグランドラインを有していると考えられる。つまり、特許文献1の図1に示されているマルチチップモジュール基板は、LSIの電源ラインやグランドラインに繋がっている電源配線やグランド配線を有していると考えられる。特許文献1の図1に示されている4層の配線層の内、少なくとも1つの配線層は、2つのLSIを結ぶ配線と電源配線またはグランド配線を共に有していると考えられる。そのため、特許文献1のマルチチップモジュール基板では、電子部品間の伝送速度を高くすることは難しいと推察される。
【0005】
本発明の目的は、電子部品間の信号伝送速度を高くすることができると共に、配線自由度が高いパッケージ基板を提供することである。
【課題を解決するための手段】
【0006】
本発明に係るパッケージ基板は、第1面と前記第1面と反対側の第2面とを有する最外の層間樹脂絶縁層と、前記最外の層間樹脂絶縁層の前記第1面に形成されている第1電子部品を搭載するための複数のパッドで形成されている第1パッド群と第2電子部品を搭載するための複数のパッドで形成されている第2パッド群とを含む最外の導体層と、前記最外の層間樹脂絶縁層の前記第2面の下に形成された第1導体層と、前記最外の層間樹脂絶縁層の前記第2面と前記第1導体層の下に形成された内層の層間樹脂絶縁層と、前記内層の層間樹脂絶縁層の下に形成された第2導体層と、前記最外の層間樹脂絶縁層を貫通し前記第1導体層と前記最外の導体層を接続している最外ビア導体と、前記最外の層間樹脂絶縁層と前記内層の層間樹脂絶縁層を同時に貫通し前記最外の導体層と前記第2導体層を接続するスキップビア導体と、を有する。そして、前記パッドと前記第2導体層は、2つの前記ビア導体を繋ぐ前記第1導体層に含まれる第1導体回路と1つの前記ビア導体と1つの前記スキップビア導体とを繋ぐ前記最外の導体層に含まれる最外の導体回路と、を介する接続路を有する。
【図面の簡単な説明】
【0007】
図1図1(A)は、本発明の第1実施形態に係るパッケージ基板の断面図であり、図1(B)は最外の導体回路の平面図である。
図2】第1実施形態に係るパッケージ基板の応用例の断面図。
図3】第1実施形態のパッケージ基板の製造方法を示す工程図。
図4】第1実施形態のパッケージ基板の製造方法を示す工程図。
図5】第1実施形態のパッケージ基板の製造方法を示す工程図。
図6】第1実施形態のパッケージ基板の製造方法を示す工程図。
図7】第1実施形態のパッケージ基板の製造方法を示す工程図。
図8】第1実施形態のパッケージ基板の製造方法を示す工程図。
図9】第1実施形態のパッケージ基板の製造方法を示す工程図。
図10】(A)パッド群を示す平面図、(B)応用例の平面図。
図11】第1導体層の平面図。
図12図12(A)は第2実施形態に係るパッケージ基板の応用例の断面図であり、図12(B)は最外の導体回路の平面図である。
【発明を実施するための形態】
【0008】
[第1実施形態]
図10(A)は、本発明の第1実施形態に係るパッケージ基板の実装面を示している。図10(B)は、実施形態の応用例の平面図を示していて、実施形態のパッケージ基板に電子部品が実装されている。
図10(A)に示されるようにパッケージ基板の実装面の中心部にロジックIC等の第1電子部品を搭載するための実装領域77Lが形成されている。実装領域77Lに第1電子部品を搭載するための第1パッド76FPが格子状に形成されている。複数の第1パッド76FPで第1パッド群が形成されている。第1パッド上に第1電子部品を実装するための半田バンプが形成される。実装領域77Lの外にメモリなどの第2電子部品を搭載するための実装領域77Mが形成される。図10(A)では、実装領域77Lの周りに実装領域77Mが4箇所形成されている。各実装領域77Mに第2電子部品を搭載するための第2パッド76SPが格子状に形成されている。複数の第2パッドで第2パッド群が形成されている。第2パッド上に第2電子部品を実装するための半田バンプが形成される。図10(B)では、実装領域77Lの半田バンプにロジックIC110Lが実装され、実装領域77Mの半田バンプにメモリ110Mが実装されている。
【0009】
図10(A)に示されている線分Z1−Z1間の実施形態のパッケージ基板の断面が図1(A)に示されている。図10(B)に示されている線分Z2−Z2間の実施形態の応用例の断面が図2に示されている。第1パッド76FP上に第1電子部品110Lを実装するための半田バンプ76FLが形成される。第2パッド76SP上に第2電子部品110Mを実装するための半田バンプ76FMが形成される。
【0010】
図1(A)に示されるように、実施形態のパッケージ基板は、電子部品を搭載するためのパッドを含む最外の導体層158Fbを有する。さらに、パッケージ基板は、最外の導体層158Fbを支える最外の層間樹脂絶縁層150Fbを有している。
【0011】
実施形態では、最外の層間樹脂絶縁層150Fbに第1パッド76FPと接続する第1ビア導体160Fafと第2パッド76SPと接続する第2ビア導体160Fasが形成されている。第1ビア導体は第1パッドの直下に形成されていることが好ましい。第2ビア導体は第2パッドの直下に形成されていることが好ましい。
最外の層間樹脂絶縁層150Fbの下に複数の第2導体回路158Faf、第1導体回路158Fasを含む第1導体層158Faが形成されている。第2導体回路158Fafにより第1パッドと第2パッドは接続される。つまり、第1電子部品と第2電子部品間の信号などのやり取りは第2導体回路を介して行われる。全ての第2導体回路は第1パッドと第2パッドを接続している。
【0012】
一般的に、1つの信号線(1つの第2導体回路)で1ビットのデータが送られる。そして、パソコンなどの電子機器で扱われる命令やデータは1バイト(8ビット)で構成されている。各信号線で幅や厚みが異なると、信号線間で伝送速度などの電気特性が異なる。そのため、バイト単位の信号の伝送時間に差が生じると推察される。信号が適切に処理されないことや処理時間が長くなることが予想される。1バイト内のビット間で伝送時間に差が生じると予想される。また、信号線の幅や厚みのバラツキで伝送速度の遅い信号線が存在すると考えられる。その信号線に起因して処理が遅くなると予想される。
【0013】
実施形態は第1導体層内に専用の配線回路を有する。そのため、信号線を含む配線回路が形成されるとき、信号線の幅や厚みに合わせて製造条件などが設定される。従って、実施形態によれば、信号線の幅や厚みのバラツキが小さくなる。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
電子部品の機能により、実施形態のパッケージ基板内に、専用の配線層を複数の層に形成することができる。しかしながら、専用の配線層が複数形成されると、信号線の厚みの差や幅の差が大きくなると予想される。従って、電子部品間の伝送時間のバラツキを小さくするため、専用の配線回路は1層の導体層内に存在することが好ましい。最外の層間樹脂絶縁層の下に第1導体層(第2導体回路)が設けられている。このため、電子部品と専用の第2導体回路間の距離が短くなる。
【0014】
内層の層間樹脂絶縁層150Faの下に複数の導体回路を含む第2導体層58FPが形成されている。電子部品への電源の供給などは第2導体層を介して行われる。そのため、第1パッドや第2パッドは第2導体層と繋がっているパッドを含んでいる。第2導体層と繋がっているパッドと第2導体層はスキップビア導体160Fbを介して行われる。スキップビア導体160Fbは、最外の層間樹脂絶縁層150Fbと内層の層間樹脂絶縁層150Faを同時に貫通し第2導体層58FPに至るビア導体用の開口151Fbに形成されているビア導体である。スキップビア導体160Fbは、最外の層間樹脂絶縁層と内層の層間樹脂絶縁層を同時に貫通している。
【0015】
実施形態のパッケージ基板は内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、第1導体層内に第2導体回路を形成するためのエリアが増える。多くの第2導体回路が第1導体層に形成される。高機能な電子部品を実施形態のパッケージ基板に搭載することができる。専用の第2導体回路が単一の第1導体層に形成される。データの伝送速度が早くなる。
【0016】
専用の配線層の導体回路(第1導体層)の厚みは、最外の導体層の厚みや第2導体層の厚みより薄い。最外の導体層の厚みと第2導体層の厚みは略同じである。例えば、第1導体層の厚みは最外の導体層の厚みの1/2以下であり、3μm以上である。例えば、第1導体層の厚みは約5μmであり、最外の導体層の厚みや第2導体層の厚みは約10μmである。これにより、専用の配線層に微細な導体回路を形成することができる。パッケージ基板に高機能な電子部品が搭載される。
【0017】
第2導体回路の幅は最外の導体層や第2導体層に含まれる導体回路の幅より狭い。ここで、導体回路の幅は各導体層内で最も細い導体回路の幅である。第2導体回路の幅は最外の導体層や第2導体層に含まれる導体回路の幅の1/2から2/3である。例えば、第2導体回路の幅は約5μmであり、最外の導体層や第2導体層に含まれる導体回路の幅は約9μmである。導体回路は、導体回路の進行方向に対し垂直な面で切断される。そして、対向する壁間の距離の内、最少の距離が導体回路の幅である。
【0018】
隣接する第2導体回路間のスペースの距離(幅)は、隣接する第2導体層の導体回路間のスペースの距離より狭い。隣接する第2導体回路間のスペースの距離は、隣接する第2導体層の導体回路間のスペースの距離の1/2から2/3である。例えば、隣接する第2導体回路間のスペースの距離は約5μmであり、隣接する第2導体層の導体回路間のスペースの距離は12μmである。ここで、スペースの距離は各導体層内で最も狭いスペースの距離である。スペースの距離と隣接する導体回路間の距離は同じである。
信号線はストリップライン、もしくは、マイクロストリップラインであることが望ましい。信号線がストリップラインの場合、信号線は最外の導体層と第2導体層で挟まれる。
【0019】
実施形態のパッケージ基板は、専用の第2導体回路と専用の第2導体回路上に形成されている最外の層間樹脂絶縁層と最外の層間樹脂絶縁層上に形成されていて複数の電子部品を搭載するためのパッドを含む最外の導体層と最外の層間樹脂絶縁層を貫通しパッドと専用の配線層を接続しているビア導体を有している。パッドは第1電子部品を搭載するための第1パッドと第2電子部品を搭載するための第2パッドを有する。更に、第1パッドは専用の第2導体回路に繋がる第1パッド、第1導体回路に繋がる第2パッドと、第2導体層に繋がる第1パッドを有する。同様に、第2パッドは、専用の第2導体回路に繋がる第2パッドと、第1導体回路に繋がる第2パッドと、第2導体層に繋がる第2パッドを有する。第2導体層に繋がるパッドはスキップビア導体に繋がっている。専用の第2導体回路に繋がる第1パッドと専用の第2導体回路内の信号線と専用の第2導体回路に繋がる第2パッドで回路は閉じられている。
【0020】
第1導体層158Faは、一方の電子部品(メモリ110M)のみに接続された第1導体回路158Fasを備える。第1導体回路158Fasは、配線の迂回用である図中鎖線で示す接続路PRの一部を構成する。最外の導体層158Fbは、第1導体回路158Fasに接続されたビア導体160FaRとスキップビア導体160FbRとを接続する最外の導体回路158Fbsを備える。これにより、図中PPで示すメモリ110Mに接続されるパッド76SPRと、ビア導体160FaRと、第1導体回路158Fasと、ビア導体160FaRと、最外の導体回路158Fbsと、スキップビア導体160FbRと、を介する接続路RPが形成される。図1(B)に最外の導体回路158Fbsの平面図が示される。最外の導体回路158Fbsは、ビア導体160FaRのランド160FaLと、スキップビア導体160FbRのランド160FbLと、両ランドを接続する接続線158FbsLから成る。この接続路PRを介して、メモリ110Mに接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第2面側に伝達することができる。図示しないが、更に、ICチップ110Lに接続されるパッドと、ビア導体と、第1導体回路と、ビア導体と、最外の導体回路と、スキップビア導体と、を介する接続路が形成されている。このような接続路(迂回路)PRが備えられるため、第1実施形態のパッケージ基板は配線自由度が高い。
【0021】
即ち、第1実施形態のパッケージ基板は、第1導体層は、一方の電子部品のみに接続された第1導体回路を備える。最外の導体層は、第1導体回路に接続されたビア導体とスキップビア導体とを接続する最外の導体回路を備える。これにより、一方の電子部品に接続されたパッドと、ビア導体と、第1導体回路と、ビア導体と、最外の導体回路と、スキップビア導体と、を介する接続路が形成される。この接続路を介して、一方の電子部品に接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第2面側に伝達することができる。このような迂回路が備えられるため、配線自由度が高い。
【0022】
実施形態のパッケージ基板は、導体層を有するコア基板を有してもよい。その場合、内層の層間樹脂絶縁層はコア基板上に形成され、コア基板の導体層が第2導体層に相当する。コア基板上の層間樹脂絶縁層50Fと内層の層間樹脂絶縁層150Faで挟まれている導体層58FPが第2導体層である。ビルドアップ層は層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コア基板を有するパッケージ基板やその製造方法は、例えば、JP2007227512Aに示されている。
実施形態のパッケージ基板は、コアレス基板であっても良い。コアレス基板は、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。コアレス基板やその製造方法は、例えば、JP2005236244Aに示されている。
【0023】
図1(A)に示されるパッケージ基板10は、JP2007227512Aと同様なコア基板30を有する。コア基板30は、第1面(F)とその第1面と反対側の第2面(S)とを有する絶縁基板20zを有している。絶縁基板20zの第1面F上に導体層34Fが形成されていて、第2面S上に導体層34Sが形成されている。絶縁基板20zは、複数の貫通孔31を有しており、貫通孔31の内部に導体層34Fと導体層34Sを接続するスルーホール導体36が形成されている。スルーホール導体用の貫通孔31の形状はJP2007227512Aと同様な砂時計形状である。
【0024】
コア基板30の第1面F上に第1ビルドアップ層55Fが形成されている。コア基板の第1面と絶縁基板の第1面は同じ面である。第1ビルドアップ層55Fは、コア基板30上に形成されている層間樹脂絶縁層(上側の層間樹脂絶縁層)50Fと、その層間樹脂絶縁層50F上の第2導体層58FPと、層間樹脂絶縁層50Fを貫通し、第2導体層58FPと導体層34Fとを接続するビア導体60Fとを有する。
【0025】
第1ビルドアップ層は、さらに層間樹脂絶縁層50Fと第2導体層58FP上に形成されている内層の層間樹脂絶縁層150Faと、内層の層間樹脂絶縁層150Fa上に形成されている第1導体層158Faとを有する。内層の層間樹脂絶縁層150Faだけを貫通するビア導体は存在しない。
第1ビルドアップ層は、さらに、内層の層間樹脂絶縁層150Fa及び第1導体層158Fa上形成されている最上の層間樹脂絶縁層(最外の層間樹脂絶縁層)150Fbと、最上の層間樹脂絶縁層150Fb上に形成されている最上の導体層(最外の導体層)158Fbと、最上の層間樹脂絶縁層を貫通し最上の導体層と第1導体層を接続するビア導体(最上のビア導体)160Faと、最上の層間樹脂絶縁層と内層の層間樹脂絶縁層を貫通し最上の導体層と第2導体層を接続するスキップビア導体160Fbとを有する。最上の導体層は第1電子部品を搭載するための第1パッド76FPと第2電子部品を搭載するための第2パッド76SPを含む。最上のビア導体は第1パッドと第1導体層を接続する第1ビア導体(最上の第1ビア導体)160Fafと第2パッドと第1導体層を接続する第2ビア導体(最上の第2ビア導体)160Fasを有する。スキップビア導体は第1パッドと第2導体層を接続する第1スキップビア導体160Fbfと第2パッドと第2導体層を接続する第2スキップビア導体160Fbsを有している。
専用の配線層が複数形成されている場合、専用の配線層は第1ビルドアップ層にのみ形成されていることが好ましい。
【0026】
コア基板30の第2面S上に第2ビルドアップ層55Sが形成されている。第2ビルドアップ層55Sは、層間樹脂絶縁層と導体層を含み、層間樹脂絶縁層と導体層は交互に積層されている。第1ビルドアップ層と第2ビルドアップ層はコア基板を挟んで対称に形成されていることが好ましい。
【0027】
第1ビルドアップ層55F上に開口71Fを有するソルダーレジスト層70Fが形成され、第2ビルドアップ層55S上に開口71Sを有するソルダーレジスト層70Sが形成されている。第1ビルドアップ層55F上のソルダーレジスト層70Fの開口71Fにより第1パッド76FPや第2パッド76SPが露出する。第1パッド上に(第1半田バンプ)半田バンプ76FLが形成され、第2パッド上に半田バンプ(第2半田バンプ)76FMが形成される。第1半田バンプの融点と第2半田バンプの融点は異なることが好ましい。実装歩留まりや接続信頼性が向上する。また、電子部品の交換が容易となる。第2ビルドアップ層55S上のソルダーレジスト層70Sの開口71Sにより露出しているパッド76MP上にマザーボードと接続するための半田バンプ(第3半田バンプ)76Sが形成される。パッド76FP、76SP、76MP上にNi/Au又はNi/Pd/Auなどの金属膜72が形成されている。図2及び図10(B)に示されるように、ICチップ実装用の半田バンプ76FLにICチップ110Lが実装され、メモリ実装用の半田バンプ76FMにメモリ110Mが実装されている。第2ビルドアップ層上に形成されている半田バンプ76Sを介してパッケージ基板10はマザーボードに搭載される。第1半田バンプの融点と第2半田バンプの融点と第3半田バンプの融点はそれぞれ異なることが好ましい。実装歩留まりや接続信頼性が高い。
【0028】
図11(A)は、第1導体層158Faの一部を示す平面図である。第1導体層158Faは、電子部品間のデータ伝送用の第2導体回路158Fafと、迂回用の第1導体回路158Fasとを備える。図中で丸く描かれている導体はパッドである。第2導体回路158Fafの左側に描かれているパッドは第1ビア導体パッド158Faiであり、右側に描かれているパッドは第2ビア導体パッド158Famである。第1ビア導体パッド上に第1ビア導体160Fafが形成され、第2ビア導体パッド上に第2ビア導体160Fasが形成される。第2導体回路158Fafは第1ビア導体パッド158Faiと第2ビア導体パッド158Famと第1ビア導体パッド158Faiと第2ビア導体パッド158Famを接続する接続配線158Falとを有する。第1実施形態のパッケージ基板では、ロジックチップなどの第1電子部品とメモリチップなどの第2電子部品間の全てのデータ伝送が、第2導体回路158Fafを介して行われる。
【0029】
第1導体回路158Fasの右側に描かれているパッドはビア導体パッド158Fapであり、左側に描かれているパッドは第2ビア導体パッド158Famである。ビア導体パッド158Fap上にビア導体160FaRが形成され、第2ビア導体パッド158Fam上にビア導体160FaRが形成される。第1導体回路158Fasはビア導体パッド158Fapと第2ビア導体パッド158Famとビア導体パッド158Fapと第2ビア導体パッド158Famを接続する接続配線158Falとを有する。
【0030】
図10(B)中に示されるように、第1導体回路158Fasのビア導体パッド158Fapは、任意の位置にある第2ビア導体パッド158Famと接続配線158Falを介して接続可能であり、第1実施形態のパッケージ基板は、配線自由度が高い。
【0031】
第1実施形態のパッケージ基板では、第1導体層158Faは、配線密度を高めるため、他の層上の導体層よりもファインピッチに形成される。このため、配線幅が狭く(例えば3〜11μm程度、最適値は5um)、厚みも薄い(例えば3〜11μm程度、最適値は5um)。第1導体層が内層の層間樹脂絶縁層と接している面積は、内層の層間樹脂絶縁層の上面の面積(パッケージ基板の面積)に対して3%〜15%である。ここで、3%未満では、めっき厚みのバラツキが大きくなるため、配線が細くなり過ぎる所で断線し易く、接続信頼性を得られなくなる。一方、15%を越えると、パッケージ基板の表裏の導体回路の体積が異なりアンバランスになる。即ち、上側に積層される銅体積が下側に積層される銅体積より多くなり熱ストレスによって上側の剛性が下側よりも高くなり過ぎて、反りが生じ易くなる。このため、3%〜15%にすることによって、反りの影響が少なくなり、高い接続信頼性が得られる。図11(A)は、専用の配線層(第1導体層)158Faのみで、面積が内層の層間樹脂絶縁層の3%を越える場合を示す。図11(B)は、専用の配線層(第1導体層)158Faのみでは面積が内層の層間樹脂絶縁層の3%未満である場合を示す。この場合は、銅面積を3%以上にするためのダミーパタン158Fdが設けられる。
【0032】
第2導体回路158Faは最上の導体層に含まれるプレーン層158FbPと第2導体層に含まれるプレーン層580FPで挟まれストリップラインが形成されている。第2導体回路の伝送特性が改善されている。
【0033】
内層の層間樹脂絶縁層の厚みとそれ以外の層間樹脂絶縁層の厚みは異なる。層間樹脂絶縁層の内、内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みは等しい。層間樹脂絶縁層の厚みは隣接する導体層間の距離に等しい。図1(A)では、最外の層間樹脂絶縁層150Fbの厚みt1と、上側の層間樹脂絶縁層50Fの厚みt3は等しい。内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みt1、t3は15μmから40μmである。内層の層間樹脂絶縁層の厚みt2は、7.5μmから20μmである。内層の層間樹脂絶縁層の厚みt2は、それ以外の層間樹脂絶縁層の厚みt1、t3の1/2から1/3である。微細なスキップビア導体が形成される。スキップビア導体により第1導体層の形成エリアが小さくなり難い。パッケージ基板が小さくなる。例えば、内層の層間樹脂絶縁層150Faの厚みt2は、13μmであって、内層の層間樹脂絶縁層以外の層間樹脂絶縁層の厚みは35μmである。
【0034】
第1実施形態のパッケージ基板では、最外の層間樹脂絶縁層150Fbの直下に第1配線層内に専用の第2導体回路が形成されているので、電子部品間の配線距離が短くなる。電子部品間の信号伝送速度を高くすることができる。実施形態のパッケージ基板が専用の第2導体回路を有するので、各信号線の電気特性が近似する。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
実施形態のパッケージ基板が内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。実施形態のパッケージ基板が内層の層間樹脂絶縁層と内層の層間樹脂絶縁層上の層間樹脂絶縁層を貫通するスキップビア導体を有する。パッケージ基板のサイズが小さくなる。バイト単位の信号の伝送時間が均一化する。伝送速度が速くても信号が適性に伝送される。情報量が増えても処理が遅くならない。
【0035】
[第1実施形態のパッケージ基板の製造方法]
第1実施形態のパッケージ基板10の製造方法が図3図9に示される。
(1)第1面Fと第1面と反対側の第2面Sを有する出発基板20が準備される。出発基板は両面銅張積層板であることが好ましい。両面銅張積層板は第1面Fとその第1面と反対側の第2面Sを有する絶縁基板20zとその両面に積層されている金属箔22、22とからなる(図3(A))。第1実施形態の出発基板は両面銅張積層板である。銅箔22の表面に黒化処理が施される。
【0036】
絶縁基板20zは樹脂と補強材で形成されていて、その補強材として例えばガラスクロス、アラミド繊維、ガラス繊維などが挙げられる。樹脂としてエポキシ樹脂、BT(ビスマレイミドトリアジン)樹脂などが挙げられる。
【0037】
(2)両面銅張積層板が加工され、金属箔22と無電解めっき膜24、電解めっき膜26から成る上側の導体層34Fと下側の導体層34S、貫通孔31に形成されているスルーホール導体36、を備えるコア基板30が完成する(図3(B))。コア基板30の第1面と絶縁基板20zの第1面は同じ面であり、コア基板30の第2面と絶縁基板20zの第2面は同じ面である。コア基板30は例えば、US7786390に開示されている方法で製造される。
【0038】
(3)コア基板30の第1面F上に上側の層間樹脂絶縁層50Fが形成される。コア基板の第2面S上に下側の層間樹脂絶縁層50Sが形成される(図3(C))。層間樹脂絶縁層は、シリカなどの無機粒子とエポキシ等の熱硬化性樹脂を含む。層間樹脂絶縁層は、さらに、ガラスクロスなどの補強材を含んでも良い。層間樹脂絶縁層50F、50Sの厚みは、約35μmである。
【0039】
(4)次に、CO2ガスレーザにて層間樹脂絶縁層50F,50Sにそれぞれビア導体用の開口51F,51Sが形成される(図4(A))。
【0040】
(5)層間樹脂絶縁層50F,50S上と開口51F、51Sの内壁に無電解銅めっき膜52,52が形成される(図4(B))。
【0041】
(6)無電解銅めっき膜52上にめっきレジスト54が形成される(図4(C))。
【0042】
(7)めっきレジスト54から露出する無電解銅めっき膜52上に、電解銅めっき膜56が形成される。この時、開口51F、51Sは電解めっき膜56で充填される。ビア導体60F、60Sが形成される(図4(D))。
【0043】
(8)めっきレジスト54が除去される。電解めっき膜56から露出している無電解めっき膜52が除去される。層間樹脂絶縁層50F上に第2導体層(上側の第2導体層)58FPが形成される。層間樹脂絶縁層50S上に第2導体層(下側の第2導体層)58Sが形成される(図5(A))。
【0044】
(9)第1面と第1面と反対側の第2面を有するBステージの樹脂フィルムが準備される。樹脂フィルムの第1面上にスパッタによりシード層151が形成される。シード層は銅などで形成されている。シード層(スパッタ膜)の厚みは0.05μmから0.3μmである。樹脂フィルムの第2面が上側の層間樹脂絶縁層50Fと対向するように、シード層付き樹脂フィルムが上側の第2導体層58FPと上側の層間樹脂絶縁層50F上に積層される。その後、樹脂フィルムを硬化することで、上側の第2導体層58FPと上側の層間樹脂絶縁層50F上に内層の層間樹脂絶縁層(上側の内層の層間樹脂絶縁層)150Faが形成される。実施形態では、上側の内層の層間樹脂絶縁層はシード層付き層間樹脂絶縁層である。
【0045】
実施形態のパッケージ基板は、内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、積層前に樹脂フィルムにシード層を形成することができる。積層前にシード層がスパッタで形成されるので、シード層の厚みは薄くて均一である。
但し、内層の層間樹脂が形成されてから、内層の層間樹脂絶縁層上にシード層を形成することもできる。実施形態のパッケージ基板は、内層の層間樹脂絶縁層のみを貫通するビア導体を有していない。そのため、積層後にシード層が形成されても、ビア導体用の開口の内壁にシード層を形成する必要がないので、シード層の厚みは薄くて均一である。
同様に、下側の第2導体層58Sと下側の層間樹脂絶縁層50S上に内層の層間樹脂絶縁層(下側の内層の層間樹脂絶縁層)150Saが形成される(図5(B))。実施形態では、下側の内層の層間樹脂絶縁層はシード層付き層間樹脂絶縁層である。
内層の層間樹脂絶縁層150Fa、150Saの厚みは、層間樹脂絶縁層50F、50Sの厚みの約1/2であり、17μmである。
【0046】
(10)内層の層間樹脂絶縁層上に形成されているシード層の一部が除去される。これにより、第2導体層に形成されているアライメントマークALM上のシード層が除去される(図5(C))。この時、後述するアライメントマークALM2を形成するエリアのシード層も除去される。第2導体層に形成されているアライメントマークを基準として、内層の層間樹脂絶縁層にアライメントマークALM2が形成される(図6(A))。図6(B)にアライメントマークALM2の例が描かれている。斜線が引かれている部分は内層の層間樹脂絶縁層の上面である。そして、何も描かれていない部分は溝である。内層の層間樹脂絶縁層と内層の層間樹脂絶縁層に形成されている溝でアライメントマークが形成されている。例えば、このアライメントマークは内層の層間樹脂に形成されているリング状の溝であり、レーザで形成される。
【0047】
(11)シード層151上にアライメントマークALM2を基準として、めっきレジスト153aが形成される(図7(A))。下側の内層の層間樹脂絶縁層上のめっきレジスト153aは全面に形成されている。
【0048】
(12)めっきレジスト153aから露出するシード層151上に、電解銅めっき層156が形成される(図7(B))。
【0049】
(13)めっきレジスト153aが除去される(図7(C))。電解銅めっき層156から露出するシード層151が除去され、シード層151とシード層上の電解銅めっき層156からなる第1導体層(上側の第1導体層)158Faが上側の内層の層間樹脂絶縁層150Fa上に形成される(図8(A))。この第1導体層158Faの一部が図11に示されている。図11は平面図である。第1導体層に含まれる第2導体回路158FafのL/S(ライン/スペース)は、例えば、5/5μmである。第1ビア導体パッド158Faiや第2ビア導体パッド158Famも同時に形成される。第1導体層はこれらのビア導体パッドと同時に形成されている第1アライメントマークを有する。第1アライメントマークは図示されていない。
下側の内層の層間樹脂絶縁層を形成するための樹脂フィルムがシード層付き樹脂フィルムの場合、シード層が除去される。シード層が完全に除去されるので、第2ビルドアップ層内の内層の層間樹脂絶縁層はシード層を有しない樹脂フィルムから形成することが好ましい。下側の内層の層間樹脂絶縁層上に導体層は形成されない。
【0050】
(14)上側の内層の層間樹脂絶縁層と上側の第1導体層(専用の配線層)上に最外の層間樹脂絶縁層(上側の最外の層間樹脂絶縁層)150Fbが形成される。下側の内層の層間樹脂絶縁層上に最外の層間樹脂絶縁層(下側の最外の層間樹脂絶縁層)150Sbが形成される(図8(B))。層間樹脂絶縁層150Fb、150Sbの厚みは、層間樹脂絶縁層50F、50Sの厚みと同じである。
【0051】
(15)第1アライメントマークを基準として、レーザにより、上側の最外の層間樹脂絶縁層150Fbを貫通し第1導体層158Faに至る第1の開口151Faと、上側の最外の層間樹脂絶縁層150Fb及び上側の内層の層間樹脂絶縁層150Faを貫通し上側の第2導体層58FPに至る第2の開口151Fbが形成される。
下側の最外の層間樹脂絶縁層150Sb及び下側の内層の層間樹脂絶縁層150Saを貫通し下側の第2導体層58Sに至る開口151Sが形成される(図8(C))。
【0052】
(16)周知なセミアディティブ法によりビア導体形成用の開口151Fa、151Fb、151Sにビア導体160Fa、160Fb、160Sが形成される。また、最外の導体層158Fb、158Sが形成される(図9(A))。ビア導体160Fb、160Sはスキップビア導体であり、最外の層間樹脂絶縁層と内層の層間樹脂絶縁層を同時に貫通し、最外の導体層と第2導体層を接続している。最外の導体層と第2導体層は第2導体回路を挟むプレーン層を有している。最外の導体層と第1導体層はビア導体160Faで接続される。
上側の最外の導体層は、第1パッド群と第2パッド群を含む。第2パッド群は第1群、第2群、第3群と第4群が存在し、図10に示されているように、第2パッド群は第1パッド群を囲んでいる。各第2パッド群は第1パッド群の各辺の外側に形成されている。
【0053】
(17)第1のビルドアップ層上に開口71Fを有する上側のソルダーレジスト層70Fが形成され、第2のビルドアップ層上に開口71Sを有する下側のソルダーレジスト層70Sが形成される(図9(B))。第1のソルダーレジスト層70Fの開口71Fから第1パッド76FPや第2パッド76SPの上面は露出する。一方、第2のソルダーレジスト層70Sの開口71Sから露出する導体層やビアランドの上面はマザーボードと接続するためのパッド76MPとして機能する。
【0054】
(18)パッド76FP、76SP、76MP上にニッケルめっき層が形成され、さらにニッケルめっき層上に金めっき層が形成され、ニッケルめっき層、金めっき層から成る金属層72が形成される(図9(C))。ニッケル−金層の代わりにニッケル−パラジウム−金層やOSP膜が形成されてもよい。
【0055】
(19)パッド76FP、76SP、76MP上に半田ボールが搭載され、リフローにより、半田バンプ76FM、76FL、76Sが形成される。パッケージ基板10が完成する(図1(A))。
【0056】
(20)第1パッド上の半田バンプ76FLにロジック系のICチップ110Lが実装され、第2パッド上の半田バンプ76FMにメモリ110Mが実装される(図2図10(B))。そして、パッケージ基板とICチップ110L及びメモリ110Mの間にアンダーフィル114が充填される(図2)。
【0057】
[第2実施形態]
図12(A)は、第2実施形態の第2実施形態に係るパッケージ基板の応用例の断面図である。
第2実施形態では、メモリ110Mに接続されるパッド76SPRと、該パッド76SPRとビア導体160FaRを接続する最外の第2導体回路158Fbssと、ビア導体160FaRと、第1導体回路158Fasと、ビア導体160FaRと、最外の導体回路158Fbsと、スキップビア導体160FbRと、を介する接続路RP2が形成される。図12(B)に最外の第2導体回路158Fbssの平面図が示される。最外の第2導体回路158Fbssは、ランド76SPRと、ビア導体160Faのランド160FaLと、両ランドを接続する接続線158FbssLから成る。この接続路PR2を介して、メモリ110Mに接続されたパッドからの信号を、スキップビア導体を介してパッケージ基板の第2面側に伝達することができる。このような接続路(迂回路)PR2が備えられるため、第2実施形態のパッケージ基板は配線自由度が高い。
【0058】
第2実施形態においても、図11(A)が参照され説明が成された第1実施形態と同様に、最外の層間樹脂絶縁層150Fbの下に複数の第2導体回路158Faf、第1導体回路158Fasを含む第1導体層158Faが形成されている。第2導体回路158Fafにより第1パッドと第2パッドは接続される。つまり、第1電子部品と第2電子部品間の信号などのやり取りは第2導体回路を介して行われる。全ての第2導体回路は第1パッドと第2パッドを接続している。このため、第2実施形態においても、信号線の幅や厚みのバラツキが小さい。各信号線の伝送速度がほぼ同じになる。信号が適切に処理される。情報量が多くても処理が遅くならない。
【符号の説明】
【0059】
10 パッケージ基板
30 コア基板
36 スルーホール導体
58FP 第2導体層
76FP、76SP、76MP パッド
150Fa 内層の層間樹脂絶縁層
150Fb 最外の層間樹脂絶縁層
158Fa 第1導体層
158Faf 第2導体回路
158Fas 第1導体回路
158Fal 接続配線
160Fa 最上のビア導体
160Fb スキップビア導体
PR 接続路
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12