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特開2015-233084チップモジュールおよび情報処理機器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-233084(P2015-233084A)
(43)【公開日】2015年12月24日
(54)【発明の名称】チップモジュールおよび情報処理機器
(51)【国際特許分類】
   H01L 23/12 20060101AFI20151201BHJP
   H01L 23/32 20060101ALI20151201BHJP
【FI】
   H01L23/12 501B
   H01L23/32 D
【審査請求】未請求
【請求項の数】8
【出願形態】OL
【全頁数】16
(21)【出願番号】特願2014-119565(P2014-119565)
(22)【出願日】2014年6月10日
(71)【出願人】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】110000198
【氏名又は名称】特許業務法人湘洋内外特許事務所
(72)【発明者】
【氏名】遠山 仁博
(72)【発明者】
【氏名】植松 裕
(72)【発明者】
【氏名】依田 智子
(72)【発明者】
【氏名】大坂 英樹
(72)【発明者】
【氏名】飯田 敬
(57)【要約】      (修正有)
【課題】ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善したチップモジュールおよび情報処理機器を提供する。
【解決手段】チップモジュール100Aは、半導体チップ1,2とパッケージ基板3との間にガラスインターポーザ5を有し、ガラスインターポーザ5は、電気抵抗値が約1Ωよりも大きいスルービア7を有する。共振ノイズによってガラスコア30の上下間の電圧が高くなると、スルービア7を介して電流が流れ、電磁的なエネルギーが熱エネルギーに変換される。これにより、共振ノイズが減衰し、信号品質劣化や給電能力の劣化を避けることができる。
【選択図】図1
【特許請求の範囲】
【請求項1】
半導体チップとパッケージ基板との間にガラスインターポーザを有し、
前記ガラスインターポーザは、電気抵抗値が約1Ωよりも大きいスルービアを有すること
を特徴とするチップモジュール。
【請求項2】
請求項1に記載のチップモジュールであって、
前記ガラスインターポーザは、ガラスコアを含み、
前記ガラスコアに設けられたスルービアに所定材料を充填することで、電気抵抗値が約1Ωよりも大きいスルービアを実現すること
を特徴とするチップモジュール。
【請求項3】
請求項1に記載のチップモジュールであって、
前記ガラスインターポーザは、ガラスコアを含み、
前記ガラスコアに設けられたスルービアの内側に形成された導体薄膜によって、電気抵抗値が約1Ωよりも大きいスルービアを実現すること
を特徴とするチップモジュール。
【請求項4】
請求項3に記載のチップモジュールであって、
前記ガラスコアの上面および下面に、導体薄膜がさらに形成されていること
を特徴とするチップモジュール。
【請求項5】
請求項1に記載のチップモジュールであって、
前記スルービアとコンデンサとが直列に接続されていること
を特徴とするチップモジュール。
【請求項6】
請求項1に記載のチップモジュールであって、
前記スルービアが、前記ガラスインターポーザの隅と、外周縁沿いと、電気抵抗値が約1Ωよりも大きいスルービアではないスルービア間とのうち少なくとも1つに配置されること
を特徴とするチップモジュール。
【請求項7】
請求項1に記載のチップモジュールであって、
前記半導体チップと前記パッケージ基板との間に、Siインターポーザをさらに有し、
前記半導体チップは、前記ガラスインターポーザと前記Siインターポーザとの各々を介して、前記パッケージ基板と電気的に接続されること
を特徴するチップモジュール。
【請求項8】
請求項1乃至7のうちいずれか1つに記載のチップモジュールを1つ又は複数有する情報処理機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、チップモジュールおよび情報処理機器に関する。
【背景技術】
【0002】
特許文献1(米国特許2013/0119555号公報)には、「小型電子パッケージであって、複数のスルービアは、頂部を有するガラスインターポーザに壁を有し、応力緩和バリアは前記ガラスインターポーザの前記頂部の少なくとも一部にあり、メタライゼーションシードレイヤは前記応力緩和バリアの少なくとも一部にあり、導体は前記メタライゼーションシードレイヤの少なくとも一部にあり且つ複数のメタライズされたスルーパッケージ基板ビアを形成する前記複数のスルービアの一部を貫通しており、前記スルービアの少なくとも一部は前記応力緩和層又はメタライゼーションシードレイヤで充填されている(A microelectronic package comprising: a plurality of through vias having walls in a glass interposer having a top portion; a stress relief barrier on at least a portion of the top portion of the glass interposer; a metallization seed layer on at least a portion of the stress relief layer; and a conductor on at least a portion of the metallization seed layer and through at least a portion of the plurality of the through vias forming a plurality of metalized through package vias, wherein at least a portion of the through vias are filled with the stress relief layer or the metallization seed layer.)」と記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許2013/0119555号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ガラスインターポーザでは、ガラスコアの両面に導体層が配置され、ガラスコアを貫通するTGV(Trough Glass Via)によって、ガラスコアの上下間が電気的に接続される。ガラスコアの損失が小さいため、両面を導体で挟まれたガラスコア部分が空洞共振器として働き、TGVを通過する信号や電源・GNDの電流に起因する電磁界がコア内に漏れだすことで共振が励起され、信号品質の劣化や給電特性が劣化するという課題がある。本発明はこのような事情に鑑みてなされたもので、ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善する技術の提供を目的とする
【課題を解決するための手段】
【0005】
本願は、上記課題を解決するための手段を複数含んでいるが、その一例を挙げるならば、チップモジュールは、半導体チップとパッケージ基板との間にガラスインターポーザを有し、前記ガラスインターポーザは、電気抵抗値が約1Ωよりも大きいスルービアを有する。
【発明の効果】
【0006】
本発明の技術によれば、ガラスインターポーザで発生する共振による信号品質の劣化や給電特性の劣化を改善することができる。上記以外の課題、構成および効果等は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0007】
図1】実施例1のチップモジュールの縦断面図の例である。
図2】チップモジュールの横断面図の例である。
図3】固有モード解析対象のモデルを示す。
図4】モデルにおけるQ値の比較結果である。
図5】TGVの電気抵抗値と1次モードのQ値との関係を示す。
図6】TGVの電気抵抗値と1次モードの周波数との関係を示す。
図7】TGV形成の一例を説明する図である。
図8】実施例2のチップモジュールの縦断面図の例である。
図9】チップモジュールの横断面図の例である。
図10】TGV形成の一例を説明する図である。
図11】実施例3のチップモジュールの縦断面図の例である。
図12】接続関係を示す回路図の例である。
図13】実施例4のガラスインターポーザの縦断面図の例である。
図14】実施例5のチップモジュールの縦断面図の例である
図15】チップモジュールの横断面図の例である。
図16】チップモジュールを組み込んだ情報処理機器の基板部分を側面から見た図である。
【発明を実施するための形態】
【0008】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。以下では、同じ機能、構成のものに対しては同じ符号を付与し説明を省略する。
[実施例1]
【0009】
図1は、実施例1のチップモジュール100Aの縦断面図の例であり、図2はチップモジュール100Aの横断面図の例である。より詳細には、図1の線A−Aにおける断面図の例が図2であり、図2の線B−Bにおける断面図の例が図1である。
【0010】
ここでいうチップモジュールとは、パッケージ基板と、ガラスインターポーザとを含み、ガラスインターポーザには1つ以上の半導体チップが搭載されているものをいう。半導体チップは、例えばLSI(Large Scale Integration)やIC(Integrated Circuit)であるが、これに限定しない。パッケージ基板は、電極部を介してガラスインターポーザと電気的に接続可能であればよく、特に限定しない。パッケージ基板は、ここではセラミック製であるものとするが、これに限定せず、例えば有機樹脂製など、他の任意の素材を採用しえる。また、ガラスインターポーザは、ガラス系材料で形成されたガラスコアを含み、ガラスコアの上面及び下面に導電性のプレーンを有し、この導電性のプレーン間を接続する少なくとも1つのスルービアを含むものであればよい。ガラス系材料としては、例えばガラスセラミックス、ホウケイ酸ガラス、石英ガラス、高ケイ酸ガラス等があるが、これに限定しない。
【0011】
チップモジュール100Aは、ASIC(Application Specific Integrated Circuit)と光ICとを同一パッケージ基板に搭載したモジュールの例であるが、これに限らない。チップモジュール100Aには、ASICや光IC以外のICや、LSIなど、任意の半導体チップを搭載しても良い。また、ASICは、例えばFPGA(Field-Programmable Gate Array)やCPU(Central Processing Unit)、GPU(Graphics Processing Unit)でも良いし、光ICは、例えばシグナルコンディショナ(電気信号用中継LSI)でも良い。
チップモジュール100Aは、ガラスインターポーザ5及びパッケージ基板3を含む。パッケージ基板3の上面にガラスインターポーザ5が搭載されている。
【0012】
パッケージ基板3は、ビアホール9、導体層10等を含む。パッケージ基板3の下面にはBGA(Ball Grid Array)ボール8が形成されている。
【0013】
ガラスインターポーザ5の上面(パッケージ基板3と接続している面ではない面)には、バンプ4−2、4−3の各々が形成されている。ガラスインターポーザ5とASIC1および光IC2とは、バンプ4−2、4−3の各々により電気的に接続されている。ガラスインターポーザ5の下面(パッケージ基板3と接続している面)にはバンプ4−1が形成されている。パッケージ基板3とガラスインターポーザ5とは、バンプ4−1により電気的に接続している。
【0014】
ガラスインターポーザ5は、少なくともガラスコア30と、導体層11とを含む。導体層11は、ガラスコア30の上面及び上面の各々に配置される。ガラスコア30にはTGV6、TGV7の各々が形成されている。
【0015】
TGV6は、貫通孔の内側に銅めっきが施されて形成される。TGV6によって、ガラスコア30上下の電気的な接続がとられる。これらによってASIC1と光IC2の間の高密度な信号配線が形成される。なお、TGV6の内側に施される処理は、銅めっきに限るわけではなく、任意の素材や技術を用いることができる。
【0016】
導体層11は、信号配線のリターンプレーンとするために幅広なプレーンを含む。そのため、導体層11及びガラスコア30からなる構造は、空洞共振器のように機能し、TGV6を通過する信号や電源・グラウンドの電流変化によって共振ノイズが励起される。図1の破線20は、共振ノイズの電界強度を模式的に示している。図示するように、TGV6で接続している場所は共振電圧の節になる。
【0017】
TGV7は、貫通孔に所定材料が充填されて形成される。TGV7によって、ガラスコア30の上下の導体層11のプレーンが電気的に接続される。図示するように、TGV7の両端は、電界強度が大きく、ノイズ電圧の腹となる位置に配置されると効果的であるが、これに限定しない。
【0018】
なお、共振の腹となる位置は、節と節との間の中間地点であることが予測可能であり、また、ガラスコア30の端部も共振の腹となる。従って、図2に一例を示すように、TGV7が配される位置は、ガラスコア30の隅、ガラスコア30の外周縁沿い、TGV6間のうち少なくとも1つであると効果的である。TGV7をTGV6間に配置する場合は、TGV6間の中間点又は中間点近傍であるほうが好ましい。可能であれば、電磁界解析を行って正確な共振電圧分布を求め、腹の位置にTGV7を配置することが好ましい。なお、TGV7は高抵抗であることから、TGV7の追加配置によって共振の電界分布が変化しない。このため、電磁界解析などによる共振の腹の位置の特定を繰り返すこと無く、TGV7の位置を定めることが可能となる。
【0019】
共振ノイズによってガラスコア30の上下間の電圧が高くなると、TGV7を介して電流が流れ、電磁的なエネルギーが熱エネルギーに変換される。これにより、共振ノイズが減衰し、信号品質劣化や給電能力の劣化を避けることができる。
【0020】
なお、十分な共振減衰効果を持たせるため、TGV7の電気抵抗値は約1Ωよりも高い必要がある。本実施例では、貫通孔に充填させた所定材料により、約1Ωよりも高い電気抵抗値を実現する。また、TGV7によって接続されるプレーンはDC(Direct Current)的に同電位である必要がある。DC的に同電位である場合とは、例えば、両方がグラウンドプレーンであるか、両方が電源供給プレーンである場合である。
【0021】
例えばTGV6のような、銅めっきなどによるスルービアの電気抵抗値は約1Ωより大幅に低い場合がほとんどである。例えば、100μm厚のガラスコアに直径20μmで銅メッキ厚が5μmのTGVを作成した場合、電気抵抗値は10mΩ以下となる。従って、TGV7は、TGV6よりも電気抵抗値の高いスルービアということもできる。
なお、ここでいう「1Ω」などのような数値は、この数のみだけでなく、例えばモデル誤差や計測誤差などに起因する誤差範囲をも含むものとする。
【0022】
上記効果を示すために、ガラスコアの共振について三次元有限要素法によって、固有モード解析を行った。この解析は、共振への影響を端的に評価するために単純化した構造について行っている。図3は、固有モード解析対象のモデルを示す。モデル300は、約30mm角で厚みが約100μmのガラスコア30の上下面に銅プレーン50−1、50−2を貼り付けたものである。モデル300において、共振の腹となる位置は、例えばプレーンの四隅の位置51である。このような場合において、以下の条件1〜条件3の3つの条件の各々で、共振の安定性を表すQ値を求めた。なお、Q値は低い方が共振の減衰が早いことを示す。
条件1:位置51に何も配置しない
条件2:位置51に銅めっきによるTGVを配置して上下の銅プレーン50−1、50−2を電気的に接続する
条件3:位置51に約1Ωよりも高い電気抵抗値のTGVを配置して上下の銅プレーン50−1、50−2を電気的に接続する
なお、各TGVの直径は約20μmとし、約1Ωよりも高い電気抵抗値のTGVの、実際の電気抵抗値は一つあたり5Ωに設定した。
【0023】
図4は、上記モデル300におけるQ値の比較結果である。グラフ400は、上記条件1〜3の各々について、1次モードから3次モードまでの各々の共振についてのQ値を示す。例えば、1次モードの棒401は条件1におけるQ値を示し、棒402は条件2におけるQ値を示し、棒403は条件3におけるQ値を示す。図示するように、条件1(棒401)に比較して、条件3(棒403)では、Q値が六分の一以下となっている。条件2(棒402)でもQ値の低減効果が認められるが、条件3(棒403)と比べると、その効果は小さいことがわかる。
【0024】
次に、電気抵抗値による影響をみるために、モデル300についてTGVの電気抵抗値を変化させて、共振の1次モードのQ値および周波数の推移を解析した。図5は、TGVの電気抵抗値と1次モードのQ値との関係を示す。グラフ500の横軸はTGVの電気抵抗値であり、縦軸はQ値である。
【0025】
図示するように、電気抵抗値が約1Ω〜約10Ω近傍の部分でQ値が最低値を取ることが見て取れる。TGVの電気抵抗が低い場合は、TGVにおいて共振が熱エネルギーに変換される量が少ないために共振の減衰効果小さい。また、TGVの電気抵抗が高過ぎる場合は、TGVに電流が流れないために、減衰効果が小さい。TGVの電気抵抗が極端に高い場合(例えば約1000Ω以上など)は共振減衰効果が得られず、約100Ω以下とするとより望ましい。
図6は、TGVの電気抵抗値と1次モードの周波数との関係を示す。グラフ600の横軸はTGVの電気抵抗値であり、縦軸は周波数である。
【0026】
図示するように、周波数は、低抵抗側と高抵抗側とでそれぞれ異なり、約1Ω〜約10Ωの間で遷移している。高抵抗側の周波数の値はTGVを挿入しない場合の周波数に一致しており、低抵抗側の周波数の値は通常のTGVを挿入した場合の周波数に等しい。これは約1Ω以下のスルービアを挿入した場合は、共振の腹・節の位置が変化してしまうことを示している一方で、約1Ω〜約10Ωより大きいTGVを挿入した場合は、共振の腹・節の位置が変化しないことを意味している。
【0027】
これらの結果から、約1Ωより大きい電気抵抗値を持つTGVを挿入することで、共振の腹・節を変化させることなく、効果的にQ値を下げることができることがわかる。なお、モデル300におけるTGV構造の場合、例えば体積抵抗率が5μΩm程度の銀ペースト等を用いることで、電気抵抗値が約5ΩのTGVを実現することができる。
図7は、TGV形成の一例を説明する図である。図では、簡略化のためにガラスコア30に対する形成のみを説明する。
【0028】
図7(A)から(E)の順の工程によりTGVが形成される。図7(A)はガラスコア30のみを示す。図7(B)は、ガラスコア30にレーザなどで貫通孔31−1を設けた例である。ここでは、TGV7を形成する位置にのみ貫通孔31−1が設けられる。図7(C)は、貫通孔31−1に所定材料を充填した例である。このようにして、電気抵抗値が1Ωより大きいTGV7が形成される。図7(D)は、ガラスコア30にレーザなどで貫通孔31−2を設けた例である。ここでは、TGV6を形成する位置に貫通孔31−2が設けられる。図7(E)は、貫通孔31−2を形成したガラスコア30に銅めっきを施した例である。これにより、TGV6が形成される。また、この工程の場合、この銅めっきにより、TGV6の形成と同時に導体層11の形成が可能である。
【0029】
なお、TGV形成は上記に限らない。例えば、1つのプロセスで、TGV6又はTGV7を設ける位置に貫通孔を形成し、貫通孔への充填のときには、TGV6を形成する貫通孔にマスクをすることで形成してもよい。
[実施例2]
【0030】
図8は、実施例2のチップモジュール100Bの縦断面図の例であり、図9はチップモジュール100Bの横断面図の例である。より詳細には、図8の線C−Cにおける断面図の例が図9であり、図9の線D−Dにおける断面図の例が図8である。
【0031】
上記実施例1と実施例2との違いは、電気抵抗が1Ωよりも大きいスルービアを実現するために、貫通孔に所定材料を充填したTGVの代わりに、導体薄膜とレジストとで構成されたTGVを用いる点である。導体薄膜の電気抵抗値は高いことから、上記実施例と同様の共振減衰効果を得ることができる。
【0032】
TGV13の電気抵抗値は、上記のように、約1Ωより大きいことが好ましい。また、TGV13を形成する位置についても、上記のように、共振の腹の位置に配置するのが最も効果的である。
図10は、TGV形成の一例を説明する図である。図では、簡略化のためにガラスコア30に対する形成のみを説明する。
【0033】
図10(A)から(E)の順の工程によりTGVが形成される。図10(A)はガラスコア30のみを示す。図10(B)は、ガラスコア30にレーザなどで貫通孔31を設けた例である。ここでは、TGV6又はTGV13を形成する位置に貫通孔31が設けられる。図10(C)は、例えば無電解めっきなどによって、貫通孔31の内側に導体薄膜32を形成した例である。導体薄膜32は、例えばP-Ni合金のような抵抗率の高い導体を用いて約1um以下の厚みで形成する。図10(D)は、導体薄膜32を形成した貫通孔31のうちTGV13を形成する位置にあるものに、レジスト33を充填した例である。これにより、TGV13が形成される。レジスト33及びその固化などは、例えばフォトリソグラフィ(Photolithography)技術を用いることが可能であるが、これに限定しない。図10(E)は、TGV13を形成したガラスコア30に銅めっきを施した例である。これにより、導体薄膜32を形成した貫通孔31のうち、レジスト33を充填していないものの内側に、銅めっきが形成され、TGV6及び導体層11が形成される。
本変形例では、上記したマスク等の工程を含めることなく、TGVの穴あけプロセスを一回とすることができる。
【0034】
なお、本変形例では、TGV13の中空部はレジストにより充填されているが、中空のままとしても良い。ただし、レジスト等で中空部を充填したほうがガラスコア30の強度が増加する。
[実施例3]
【0035】
図11は、実施例3のチップモジュール100Cの縦断面図の例である。本実施例では、TGV7で接続されるガラスコア30の上下面のプレーンが同電位でない場合に対応可能なものである。そのために、チップモジュール100Cは、TGV7の近傍にコンデンサ14を設け、このコンデンサ14とTGV7との両方を介して、ガラスコア30の上下プレーンを電気的に接続している。この上下プレーンは、図11では導体層11の例を示しているが、これに限定しない。
【0036】
図12は、接続関係を示す回路図の例である。下部プレーン43と接続されたTGV7と直列にコンデンサ14が接続され、その先が上部プレーン42と接続される。即ち、2つのプレーンは、直列に接続されたTGV7及びコンデンサ14を介して電気的に接続される。
【0037】
コンデンサ14は、実装スペースの関係から、小さいサイズのものが好ましい。そのようなコンデンサとしては、例えば薄膜コンデンサがあるが、これに限定しない。
【0038】
このように、直列に接続されたTGV7とコンデンサとを介して2つのプレーンを接続することで、これらのプレーンがDC的に同電位でない場合でも、共振減衰効果を得ることが可能である。プレーンがDC的に同電位でない場合としては、例えば一方が電源、他方がグラウンドプレーンであるような場合である。
なお、ここでは、コンデンサをガラスコア30の上部に配置しているが、これに限らず、コンデンサは、ガラスコア30の下部に配置されても良い。
【0039】
また、TGV7ではなく、TGV13とコンデンサとを介して2つのプレーンを直列に接続してもよい。即ち、電気抵抗値が約1Ωよりも大きいTGVとコンデンサとを介して2つのプレーンを直列に接続できればよい。
【0040】
また、ガラスコア30の上下部のプレーンが同電位である部分と、同電位でない部分とが混在する場合は、上記実施例1、2のように、コンデンサなしで接続する構造を混在させることができる。
[実施例4]
【0041】
図13は、実施例4のガラスインターポーザの縦断面図の例である。本実施例のチップモジュール100Dは、実施例2と比較して、導体薄膜34を設ける範囲が異なる。チップモジュール100Dでは、導体薄膜34が、貫通孔の内側だけではなく、ガラスコア30の上面及び下面の各々(例えば面1301、面1302)にも形成され、その上に銅メッキ35が施されて、導体層が形成される。この点を除き、チップモジュール100Dの構造はチップモジュール100Bと同じである。
【0042】
本実施例の構造では、上記実施例と同様に、電気抵抗が約1Ωよりも大きいTGVによって、共振ノイズの減衰効果が得られる。また、ガラスコア内に励起された共振ノイズの電流は表皮効果によって、上下面プレーンのガラスコア30側に集中するため、ガラスコア30の上面及び下面に設けた導体薄膜34によっても、共振ノイズの減衰効果が得られる。
[実施例5]
【0043】
図14は、実施例5のチップモジュール100Eの縦断面図の例であり、図15はチップモジュール100Eの横断面図の例である。より詳細には、図14の線E−Eにおける断面図の例が図15であり、図15の線F−Fにおける断面図の例が図14である。
【0044】
本実施例と上記実施例との差異は、パッケージ基板3上に、Siインターポーザ60がさらに搭載され、Siインターポーザ60及びガラスインターポーザ5の各々に跨ってASIC1が搭載される点である。
【0045】
図14図15の場合、チップモジュール100Eには、1つのパッケージ基板3上に、4つのガラスインターポーザ5−1〜5−4が搭載される。ガラスインターポーザ5の各々には、1つのIC2が搭載され、1つのチップモジュール100Eは合計4つの光IC2−1〜2−4を含むことになる。
【0046】
セラミックパッケージ基板3の中央又はその近傍にはSiインターポーザ60が配置され、その周囲のうち少なくとも一部に、ガラスインターポーザ5が配置される。Siインターポーザ60の上には、少なくとも1つのASIC1が配置される。ASIC1は、ガラスインターポーザ5−1〜5−4の各々とSiインターポーザ60との両方に跨るように配置される。即ち、ASIC1は、ガラスインターポーザ5とSiインターポーザ60との各々を介して、パッケージ基板3と電気的に接続される。
【0047】
従って、チップモジュール100Eを上面から見たときの、Siインターポーザ60の占有範囲のうち少なくとも一部は、ASIC1の占有範囲内に含まれる。また、チップモジュール100Eを上面から見たときの、Siインターポーザ60及びASIC1の占有範囲は、4つのガラスインターポーザ5−1〜5−4の各々の占有範囲の一部と重なるように配置される。また、チップモジュール100Eを上面から見たときの、Siインターポーザ60及びASIC1の占有範囲は、ガラスインターポーザ5の各々に搭載されたIC2の各々の占有範囲とは、重ならないように配置される。
【0048】
ASIC1は、ガラスインターポーザ5と接続するための、高速信号用の電極部が設けられている。この電極部は、限定はしないが、例えばピン、バンプやリードなどであり(例えばバンプ1401)、この場合は、ASIC1の外周縁に沿って設けられている。この高速信号の配線はガラスインターポーザ5−1〜5−4の各々の信号配線(図示略)を介して、光IC2−1〜2−4の各々に接続される。このように、高速な信号については、低損失なガラスインターポーザを介して伝送することで、信号品質の劣化を抑えることができる。
【0049】
ASICは、Siインターポーザ60と接続するための、低速な信号およびコア回路の電源・グラウンなどのための電極部が設けられている。この電極部は、限定はしないが、例えばピン、バンプやリードなどであり(例えばバンプ1402)、この場合は、ASIC1の中央近傍に設けられている。この配線は、Siインターポーザ60のスルービア61を介してパッケージ基板3と接続される。このように、大電流であるコア回路の電源・グラウンドについては、損失が大きいSiインターポーザを介して給電するため、共振ノイズの問題を起きにくくすることができる。
【0050】
加えて、ガラスインターポーザ5の各々は、上記した実施例1〜実施例4のいずれかの構成を含む。図14では、実施例1のような、TGV7を含む例を示しているが、TGV13であってもよい。TGV7及びTGV13のいずれであっても、その配置位置は上記実施例と同じである。また、複数のガラスインターポーザ5が搭載される場合は、それぞれのガラスインターポーザ5が、上記した実施例1〜実施例4のうち異なる実施例の構成を含んでもよい。これにより、上記のように、ガラスインターポーザ側の共振を減衰させることができる。
【0051】
なお、1つのパッケージ基板3上に搭載するSiインターポーザ60、ガラスインターポーザ5、ASIC1の各々の数は1つ以上であればよく、図示するものに限らない。
[実施例6]
図16は、チップモジュール100を組み込んだ情報処理機器の基板部分を側面から見た図である。
なお、ここでいう情報処理機器は、ICやLSIなどの演算装置を含み、所望の演算を実行可能なものをいう。
【0052】
情報処理機器200は、複数のチップモジュール100、複数のマザーボード71、複数のコネクタ72、バックプレーンボード73及び光ファイバ74等を含む。これらの数は、単数でも複数でもよく、図示するものに限定しない。ただし、複数のチップモジュール100及びマザーボード71が同時に処理を行うことで、効率的な情報処理を行うことができる。
【0053】
実施例1〜実施例5のいずれか又は複数のチップモジュール100−1〜100−3は、マザーボード71−1〜71−3の各々上に搭載される。図16では、チップモジュール100Eが搭載された例を示している。マザーボード71−1〜71−3の各々は、コネクタ72−1〜72−3によってバックプレーンボード73に電気的に接続される。チップモジュール100−1〜100−3の各々の上に搭載された光ICには、光ファイバ74−1、74−2が接続され、チップモジュール100−1〜100−3同士が光信号で通信可能である。
【0054】
チップモジュール100−1〜100−3はASICと光ICが高密度かつ低ノイズに接続されているため、上記のように実装することで、広帯域な信号伝送能力を持つことが可能となる。また、チップモジュール100−1〜100−3同士でも、高速な光信号伝送を行うことが可能となる。これにより、情報処理能力の向上が可能となる。
【0055】
以上、本発明者によってなされた発明を、一例に基づき具体的に説明した。サーバ等の情報機器の分野では、装置の高性能化のために装置内の伝送スループットの向上が望まれている。たとえば、処理ノードとスイッチノードを繋ぐ60cm程度の基板間伝送では、高速化に伴う損失増大においても伝送性能トレンドを維持するために、例えばシグナルコンディショナや光モジュールのような、伝送距離を延長するための中継LSIを用いている。また、情報機器の分野では、演算装置(例えばCPUなど)のマルチコア化に伴って演算装置−メモリ(例えばDRAMなど)間の要求スループットも年々向上しており、これらを高密度に接続する技術が必要である。
【0056】
これらのような技術の実現には、基板内伝送スループットの向上が必要である。従来では、配線一本あたりの伝送速度の向上により、スループット向上を実現してきた。しかし、25Gbps超の伝送速度では、損失等による技術困難度が増す。そこで、スループット向上のための他の技術として、配線密度を高くすることが考えられる。配線密度を高くすることで、全体としてのスループットが向上可能である。配線密度を高くするために、コア材としてSi基板を用いる技術がある。
【0057】
この場合、Si基板をコア材として、その平面上にμmオーダーの微細な配線を形成して、半導体チップ間を高密度に電気接続する。また下側のパッケージ(有機またはセラミック製)とはTSV(Through Si Via)を介して電気的に接続する。このような実装は、2.5次元実装と呼ばれている。
【0058】
また、他の要求として、コスト低減がある。コストを低減するために、コア材として、ガラスを用いる技術がある。ガラスは低損失であるため、信号波形の劣化が少ないという利点がある。
【0059】
しかし、コア材としてガラスを用いる場合、信号波形の劣化が少ないゆえに、ノイズの減衰も少ない。従って、コア材両面のプレーンが空洞共振器のように作用し、特性劣化を引き起こす。これにより、電源やグランドインピーダンスの劣化や、コア材を貫通する信号配線の特性劣化などが発生する。
【0060】
上記した実施例は、ガラスコアに、約1Ωより大きい電気抵抗値を持つTGVを設けている。ガラスコア内に発生した共振ノイズ電圧により、このTGVの両端にかかる際に電流が流れる。これにより、共振ノイズの電磁的なエネルギーが熱エネルギーに変換され、共振ノイズを効率的に減衰させることができる。また、このTGVに流れる電流は微小であるため、このTGVの追加が共振の腹・節の位置に与える影響を無視することができる。このため、1Ωより大きい電気抵抗値を持たないTGVを追加する場合とは異なり、一度、共振ノイズの分布を計算すれば、その分布に基づいて、共振の腹の位置にTGVを配置すれば良く、共振ノイズを対策した設計が容易となる。
【0061】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記の実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【0062】
100:チップモジュール、1:ASIC、2:光IC、3:パッケージ基板、4:バンプ、5:ガラスインターポーザ、6:TGV、7:TGV、8:バンプ、9:スルービア、10:導体層、11:導体層、13:TGV、60:Siインターポーザ、200:情報処理機器
図1
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図16