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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-233296(P2015-233296A)
(43)【公開日】2015年12月24日
(54)【発明の名称】半導体集積回路装置
(51)【国際特許分類】
   H03M 1/10 20060101AFI20151201BHJP
   H03M 1/12 20060101ALI20151201BHJP
【FI】
   H03M1/10 A
   H03M1/12 C
【審査請求】有
【請求項の数】7
【出願形態】OL
【全頁数】54
(21)【出願番号】特願2015-139463(P2015-139463)
(22)【出願日】2015年7月13日
(62)【分割の表示】特願2012-9657(P2012-9657)の分割
【原出願日】2012年1月20日
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
2.WCDMA
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
(72)【発明者】
【氏名】松浦 達治
(72)【発明者】
【氏名】中根 秀夫
(72)【発明者】
【氏名】笠原 真澄
(72)【発明者】
【氏名】氏家 隆一
(72)【発明者】
【氏名】木村 圭助
(72)【発明者】
【氏名】大島 俊
【テーマコード(参考)】
5J022
【Fターム(参考)】
5J022AA01
5J022AC04
5J022BA06
5J022CB06
5J022CC03
5J022CD02
5J022CG01
(57)【要約】
【課題】デジタル補正処理を行うことで、入力されたアナログ信号をデジタル信号に変換処理するAD変換器を持つ半導体集積回路装置の小面積化を図る。
【解決手段】第一及び第二AD変換器を有する半導体集積回路装置である。第一モードにおいては、第一及び第二AD変換器に共通に第一テスト信号が入力されて、第一AD変換器のための第一補正係数と第二AD変換器のための第二補正係数とが算出される。第二モードにおいては、第一AD変換器が第一補正係数を用いて第一デジタル補正処理を行うことで第一アナログ信号を第一デジタル信号にAD変換処理し、第二AD変換器が第二補正係数を用いて第二デジタル補正処理を行うことで第二アナログ信号を第二デジタル信号にAD変換処理する。
【選択図】図5
【特許請求の範囲】
【請求項1】
第一アナログ信号を受けて第一デジタル補正処理を行って第一デジタル信号を出力する第一AD変換器と、
第一アナログ信号と位相が異なる第二アナログ信号を受けて第二デジタル補正処理を行って第二デジタル信号を出力する第二AD変換器と、
前記第一及び第二AD変換器のための補正係数を格納する第一補正係数格納回路と、
前記第一及び第二デジタル信号を受け、前記第一及び第二アナログ信号の間の位相、利得及び直流オフセットのミスマッチに基づいて、前記第一デジタル信号を補正してデジタル復調第一信号を生成し、前記第二デジタル信号を補正してデジタル復調第二信号を生成するデジタル誤差補正回路と、モード情報を格納するためのモード設定情報格納回路とを有し、
前記モード設定情報格納回路に第一モードが設定された時、前記第一及び第二AD変換器に共通に第一テスト信号が入力されることにより、前記第一デジタル補正処理のための第一補正係数と前記第二デジタル補正処理のための第二補正係数とが算出され、
前記モード設定情報格納回路に第二モードが設定された時、前記第一AD変換器が前記第一補正係数格納回路に格納された前記第一補正係数を用いて前記第一アナログ信号を前記第一デジタル信号に変換し、前記第二AD変換器が前記第一補正係数格納回路に格納された前記第二補正係数を用いて前記第二アナログ信号を前記第二デジタル信号に変換する半導体集積回路装置。
【請求項2】
前記デジタル誤差補正回路には前記第二補正係数格納回路が設けられ、
前記モード設定情報格納回路に第三モードが設定された時、前記デジタル誤差補正回路で用いられ、前記第一デジタル信号の第一誤差補正のための第三補正係数及び前記第二デジタル信号の第二誤差補正のための第四補正係数が求められることで、第三補正係数及び第四補正係数が第二補正係数格納回路に格納され、
前記モード設定情報格納回路に前記第二モードが設定された時、前記第三及び第四補正係数を前記デジタル誤差補正回路にて用いることで、前記デジタル復調第一信号及び前記デジタル復調第二信号を生成する請求項1の半導体集積回路装置。
【請求項3】
外部からの変調された高周波信号を受けて、前記第一アナログ信号であるI信号と前記第二アナログ信号であるQ信号とを出力するIQ信号生成回路と、
前記I信号及び前記第一テスト信号を受け、前記I信号の出力と、前記第一テスト信号の出力とを切り替える第一切り替え回路と、
前記Q信号及び前記第一テスト信号を受け、前記Q信号の出力と、前記第一テスト信号の出力とを切り替える第二切り替え回路とを更に有し、
前記第一AD変換器は前記I信号が入力され第三デジタル信号を出力する第一AD変換部と、第三デジタル信号を受け第三デジタル信号に対して前記第一デジタル補正処理を行うことで前記第一デジタル信号を出力する第一デジタル補正回路とを有し、
前記第二AD変換器は前記Q信号が入力され第四デジタル信号を出力する第二AD変換部と、第四デジタル信号を受け第四デジタル信号に対して前記第二デジタル補正処理を行うことで前記第二デジタル信号を出力する第二デジタル補正回路とを有し、
前記モード設定情報格納回路に前記第一モードが設定された時、前記第一及び第二切り替え回路から前記第一テスト信号が出力されて、前記第一及び第二AD変換部に共通に前記第一テスト信号が入力されることにより、前記第一デジタル補正部からの前記第一デジタル信号と前記第二デジタル補正部からの前記第二デジタル信号との間の差分に基づく差分出力が算出され、この前記差分出力に基づいて前記第一デジタル補正回路のための前記第一補正係数と前記第二デジタル補正回路のための前記第二補正係数とが算出され、
前記モード設定情報格納回路に前記第二モードが設定された時、前記第一切り替え回路から前記I信号が出力されかつ前記第二切り替え回路から前記Q信号が出力される請求項1に記載の半導体集積回路装置。
【請求項4】
前記第一モードに対応する第一テスト動作期間は、半導体集積回路装置自身の各種初期設定を行い前記IQ信号生成回路のキャリブレーションを行う初期シーケンス期間に割り当てられ、
前記第二モードに対応し前記高周波信号をベースバンド信号に変換する通常動作期間は初期シーケンス期間の後に設けられ、
前記第三モードに対応する第二テスト動作期間は複数存在し、複数の前記第二テスト動作期間それぞれが、複数の前記通常動作期間それぞれの前に設けられる請求項3に記載の半導体集積回路装置。
【請求項5】
前記第一テスト動作期間及び前記第二テスト動作期間は、外部からの前記高周波信号の入力が中断される無信号期間にも割り当てられ、
前記無信号期間と前記通常動作期間は定期的に交互に繰り返され、
前記第一テスト動作期間と前記通常動作期間との間に前記第二テスト動作期間が存在する請求項4に記載の半導体集積回路装置。
【請求項6】
前記第一テスト動作期間及び前記第二テスト動作期間それぞれの発生頻度及び長さを設定する期間設定格納回路を更に有する請求項5に記載の半導体集積回路装置。
【請求項7】
前記期間設定格納回路は、前記初期シーケンス期間にどれだけの長さ前記第一テスト動作期間があるのかが設定可能であり、毎前記無信号期間ごとに前記第一テスト動作期間があるのかN個(Nは2以上の自然数)の前記無信号期間ごとに前記第一テスト動作期間があるのかが設定可能であり、前記無信号期間にどれだめの長さ前記第一テスト動作期間があるのかが設定可能であり、毎前記無信号期間ごとに前記第二テスト動作期間があるのかN個の前記無信号期間ごとに前記第二テスト動作期間があるのかが設定可能であり、前記無信号期間にどれだめの長さ前記第二テスト動作期間があるのかが設定可能である請求項6に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【0001】
半導体集積回路装置に関し、特に通信処理用半導体集積回路装置、更にAD変換器(Analog Digital Converter)を有する通信処理用半導体集積回路装置に関する。
【背景技術】
【0002】
非特許文献1〜4それぞれには、AD変換器(ADC)の開示がある。ADCは、アナログ信号を受けるAD変換部(ADCU)と、ADCUの出力を受けるデジタル補正部(DCU)により構成される。このようにADCUとDCUを用いることにより高速高精度で低消費電力なADCとなる。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】T.Oshima,et al.,“Fast nonlinear deterministic calibration of pipelined A/D converters,”IEEE 2008 Midwest Symposium on Circuits and Systems, Session C2L−C−1,Aug.2008.
【非特許文献2】T.Oshima,et al.,“23−mW 50−MS/s 10−bit pipeline A/D converter with nonlinear LMS foreground calibration,”2009 International Symposium on Circuits and Systems,pp.960−963,May 2009.
【非特許文献3】J.Mcneill,et al.,“A split−ADC architecture for deterministic digital background calibration of a 16b 1MS/s ADC,”IEEE 2005 International Solid−State Circuits Conference,pp.276−277,Feb.2005.
【非特許文献4】W.Liu et al.,“A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC achieving over 90dB SFDR,”IEEE 2010 International Solid−State Circuits Conference,pp.380−381,Feb.2010.
【発明の概要】
【発明が解決しようとする課題】
【0004】
非特許文献1〜非特許文献4に関して、発明者は、それらに開示されているADCの構成及び動作について検討した。まず、検討に先立ち、発明者は、非特許文献1〜非特許文献4に記載されたADCを理解しやすいように、図1図4の構成図のように書き直した。すなわち、図1図4は従来技術の図面ではなく、参考図面である。以下、図1図4をそれぞれ参考図1〜参考図4という。
【0005】
参考図1に示すADC11は、参照用AD変換部(RADCU)13と、ADCU12と、DCU14と、誤差演算部(ECU)15とにより構成される。
【0006】
アナログ信号(Input)がRADC12と、ADCU12との両方に入力される構成となっている。ここでRADC13はADCU12に比べて低速高精度なアナログ・デジタル変換(AD変換)処理を行い、ADCU12はRADCU13に比べて高速低精度なAD変換処理を行う。
【0007】
ADCU12にはAD変換処理の基準となるための所定のクロック(CK)が入力され、RADC13にはAD変換処理の基準となるための所定のクロック(CK)が分周器(DIV)18にて分周されたクロックが入力される。ADC12でAD変換処理された結果であるデジタル出力はDCU14に入力される。DCU14は補正係数を用いてデジタル出力をデジタル補正することにより、アナログ信号(Input)に対するADC11のAD変換処理結果としてのデジタル信号(Output)を出力する。
【0008】
DCU14からのデジタル信号と、RADC13からのデジタル出力信号との差分をECU15が計算して変換誤差(e)としてDCU14に出力する。この変換誤差(e)に基づいてLMSアルゴリズムによりDCU14が補正係数を探索する。ここで、LMSアルゴリズムはLeast Means Squareアルゴリズムの略称であり、適応制御方式の一つである。LMSアルゴリズムは入力データをDi、出力をA、係数をWiとしたとき、A=ΣWi・Diが成り立つことが分かっているものに関して、DiとAの多数サンプルからWiを推定するものである。
【0009】
ADC11においてはバックグラウンド補正が可能である。ここで、バックグラウンド補正とは、デジタル補正処理用の補正係数の算出と、この算出された補正係数を用いたAD変換処理とが同時に行われることで、補正係数が算出されることをいう。更に高速低精度なADCU12の出力結果がDCU14によりデジタル補正されることにより高速高精度なデジタル出力信号(Output)が得られる。
【0010】
しかしながら、ADC12とRADC13との両方を半導体集積回路装置内に設ける必要があり、設計工数の増大や設計コストの増大、面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。
【0011】
参考図2に示すADC21は、切替回路SCと、参照用デジタル・アナログ(DA)変換部(RDACU)23と、ADCU22と、DCU24と、誤差演算部(ECU)25とにより構成される。
【0012】
切替回路SCのスイッチSW1がオフ、スイッチSW2がオンのとき、デジタルテスト信号(TestInput)が、RDACU23に入力されてDA変換処理され、RDACU23からのDA変換結果としてのアナログテスト信号がADCU22に入力されてAD変換処理される。ここでRDACU23はADC22に比べて低速高精度なDA変換処理を行い、ADC22はRDAC23に比べて高速低精度なAD変換処理を行う。ADCU22にはAD変換処理の基準となるための所定のクロック(CK)が入力され、RDACU23にはDA変換処理の基準となるための所定のクロック(CK)が分周器(DIV)28にて分周されたクロックが入力される。DCU24がデジタル補正処理を行った結果であるデジタル信号と、デジタルテスト信号(TestInput)との差分をECU25が計算して変換誤差(e)としてDCU24に出力する。この変換誤差(e)に基づいてLMSアルゴリズムによりDCU24が補正係数を探索する。
【0013】
切替回路SCのスイッチSW1がオン、スイッチSW2がオフのとき、アナログ信号(Input)がADCU24に入力される構成となっている。ADCU22でAD変換処理された結果であるデジタル出力はDCU24に入力される。DCU24は補正係数を用いてデジタル出力をデジタル補正することにより、アナログ信号(Input)に対するADC21のAD変換処理結果としてのデジタル信号(Output)を出力する。ここでDCU24は補正係数として切替回路SCのスイッチSW1がオフ、スイッチSW2がオンのとき求められたものを用いる。
【0014】
ADC21においてはフォアグラウンド補正が実施される。ここで、フォアグラウンド補正とは、デジタル補正処理用の補正係数を算出する第一モードと、この算出された補正係数を用いてAD変換処理を行う第二モードとが時間的に分かれている態様にて補正係数の算出が行われることをいう。切替回路SCのスイッチSW1がオフ、スイッチSW2がオンのときが第一モードであり、切替回路SCのスイッチSW1がオン、スイッチSW2がオフのときが第二モードである。更に高速低精度なADCU22の出力結果がDCU24によりデジタル補正されることにより高速高精度なデジタル出力信号(Output)が得られる。
【0015】
しかしながら、ADCU22とRDACU23との両方を半導体集積回路装置内に設ける必要があり、設計工数の増大や設計コストの増大、面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。
【0016】
参考図3に示すADC31は、第一AD変換部(ADCU(1))32aと、第二AD変換部(ADCU(2))32bと、第一デジタル補正部(DCU(1))34aと、第二デジタル補正部(DCU(2))34bと、誤差演算部(ECU)35と、出力信号足し合わせ平均化部(OAAU)36により構成される。
【0017】
アナログ信号(Input)がADCU(1)32a及びADCU(2)32b両方に入力される。ADCU(1)32aに第一ディザー信号(Dither1)が入力され、ADCU(2)32bにDither1と符号が異なり絶対値が等しい第二ディザー信号(Dither2)が入力される。ここでディザー信号とは、直流的なオフセット印加電圧であり、補正係数を効果的に算出するためのものである。ADCU(1)32a及びADCU(2)32bそれぞれにおいて、AD変換処理された結果であるデジタル出力はDCU(1)34a及びDCU(2)34bそれぞれに入力される。
【0018】
DCU(1)34a及びDCU(2)34bそれぞれは補正係数を用いてデジタル出力をデジタル補正した結果をOAAU36に出力する。OAAU36がDCU(1)34a及びDCU(2)34bからの出力を足し合わせて2で割って平均化し、アナログ信号(Input)に対するADC31のAD変換処理結果としてのデジタル信号(Output)を出力する。
【0019】
DCU(1)34aからのデジタル信号と、DCU(2)34bからのデジタル信号との差分をECU35が計算してディザー差分部(DDU)37に出力する。DDU37において、ECU35からの出力から2αを引いたものを変換誤差(e)としてDCU(1)34a及びDCU(2)34bに出力する。ここで、2α=Dither1−Dihter2である。この変換誤差(e)に基づいてLMSアルゴリズムによりDCU(1)34a及びDCU(2)34bが補正係数を探索する。
【0020】
ADC31においてはバックグラウンド補正が可能である。Dither1及びDither2が互いに符号が異なり、絶対値が等しいものとなっているため、OAAU36にてディザー信号成分がキャンセルされるのが理由である。更に高速低精度なADCU(1)32a、ADCU(2)32bの出力結果がDCU(1)34a、DCU(2)34bによりデジタル補正されることにより高速高精度なデジタル出力信号(Output)が得られる。
【0021】
しかしながら、ADCU(1)32a及びADC(2)U32bとDCU(1)34a及びDCU(2)34bのようにAD変換部及びデジタル補正部がペアで必要であり、AD変換部とデジタル補正部が1つずつしかない構成に比べて面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。
【0022】
参考図4に示すADC41は、ADCU42と、DCU(1)44a及びDCU(2)44bと、遅延部(Delay)49と、誤差演算部(ECU)45と、出力信号足し合わせ平均化部(OAAU)46と、ディザー差分部(DDU)47により構成される。
【0023】
アナログ信号(Input)がADCU42に入力される。更にAD変換部ADCU42に第一ディザー信号(Dither1)及びDither1と符号が異なり絶対値が等しい第二ディザー信号(Dither2)が入力される構成となっている。
【0024】
ADCU42の動作を参考図4のAD変換部シーケンス(ADCUSequence)を用いて説明する。サンプリング期間(S)にてアナログ信号(Input)をサンプリングする。その後の第一AD変換期間(A/D1)にてサンプリングされたアナログ信号(Input)とADCU42に加えられたDither1とをADCU42にてAD変換処理を行い、デジタル信号として第一AD変換結果(A/D1R)を出力する。更にその後の第二AD変換期間(A/D2)にてサンプリングされたアナログ信号(Input)とADCU42に加えられたDither2とをADCU42にてAD変換処理を行い、デジタル信号として第二AD変換結果(A/D2R)を出力する。Delay49は第二AD変換期間(A/D2)だけA/D1Rを遅延させてDCU(1)44aに出力する。その結果DCU(1)44aにA/D1Rが入力されるタイミングと、DCU(2)にA/D2Rが入力されるタイミングとが同時となる。
【0025】
DCU(1)44a及びDCU(2)44bそれぞれは補正係数を用いてA/D1R及びA/D2Rそれぞれをデジタル補正した結果をOAAU46に出力する。DCU(1)43及びDCU(2)44bからの出力を足し合わせて2で割って平均化したものを、OAAU46がアナログ信号(Input)に対するADCU41のAD変換処理結果としてのデジタル信号(Output)から出力する。
【0026】
DCU(1)44aからのA/D1Rと、DCU(2)44bからのA/D2Rとの差分をECU45が計算してディザー差分部(DDU)47に出力する。DDU47において、ECU45からの出力から2αを引いたものを変換誤差(e)としてDCU(1)44a及びDCU(2)44bに出力する。この変換誤差(e)に基づいてLMSアルゴリズムによりDCU(1)44a及びDCU(2)44bが補正係数を探索する。
【0027】
ADC41においてはバックグラウンド補正が可能である。Dither1及びDither2が互いに符号が異なり、絶対値が等しいものとなっているため、OAAU46にてディザー信号成分がキャンセルされるのが理由である。更に高速低精度なADCU42の出力結果がデジタル補正部DCU(1)44a、DCU(2)44bによりデジタル補正されることにより高速高精度なデジタル出力信号(Output)が得られる。
【0028】
しかしながら、DCU(1)44a及びDCU(2)44bをペアにて必要とし、AD変換部とデジタル補正部が1つずつしかない構成に比べて面積の増大に伴うコストの増大や半導体集積回路装置の小型化の妨げという問題点が発生する。
【課題を解決するための手段】
【0029】
一実施の形態による半導体集積回路装置は、第一及び第二AD変換器を有する。第一モードにおいては、第一及び第二AD変換器に共通に第一テスト信号が入力されて、第一AD変換器のための第一補正係数と第二AD変換器のための第二補正係数とが算出される。第二モードにおいては、第一AD変換器が第一補正係数を用いて第一デジタル補正処理を行うことで第一アナログ信号を第一デジタル信号に変換し、第二AD変換器が第二補正係数を用いて第二デジタル補正処理を行うことで第二アナログ信号を第二デジタル信号に変換する。
【発明の効果】
【0030】
前記一実施の形態によれば、半導体集積回路装置が小面積となる。
【図面の簡単な説明】
【0031】
図1】非特許文献1に記載されたAD変換器を書き直した構成図である。
図2】非特許文献2に記載されたAD変換器を書き直した構成図である。
図3】非特許文献3に記載されたAD変換器を書き直した構成図である。
図4】非特許文献4に記載されたAD変換器を書き直した構成図及びこの構成図のための動作図である。
図5】実施の形態1に係る半導体集積回路装置を含む通信システムの構成図である。
図6】実施の形態1に係る半導体集積回路装置を含む通信システムの動作図である。
図7】実施の形態1に係るIQ信号用デジタル補正部の構成図である。
図8】実施の形態1に係るIQ間補正部の構成図である。
図9】I信号用AD変換部及びQ信号用AD変換部の一実施例である、電荷シェア型AD変換部の構成図である。
図10】I信号用AD変換部及びQ信号用AD変換部の一実施例である、電荷再配分型AD変換部の構成図である。
図11】I信号用AD変換部及びQ信号用AD変換部の一実施例である、電荷再配分型AD変換部の構成図である。
図12】半導体集積回路装置の一変形例である。
図13】AD変換器用テスト信号を生成するためのAD変換器用テスト信号生成回路の一実施例である。
図14】AD変換器用テスト信号を生成するためのAD変換器用テスト信号生成回路の一実施例である。
図15】AD変換器用テスト信号を生成するためのAD変換器用テスト信号生成回路の一実施例である。
図16】実施の形態2に係る半導体集積回路装置を含む通信システムの構成図である。
【発明を実施するための形態】
【0032】
まず本発明者は、通信処理用の半導体集積回路装置に用いられるAD変換器として、高速高精度で低消費電力なAD変換器を提供するための構成(以下、「基本構成」という。)を考えた。
【0033】
すなわち、基本構成は、アナログI信号をAD変換したものをデジタル補正処理することでAD変換処理を行うI信号用AD変換器及び、アナログQ信号をAD変換したものをデジタル補正処理することでAD変換処理を行うQ信号用AD変換器を有するものである。
【0034】
この基本構成において、デジタル補正処理としてはバックグラウンド補正か、フォアグラウンド補正がいずれかが必要となると考えた。
【0035】
まずデジタル補正処理としてフォアグラウンド補正を適用して、上述した基本構成を持つ半導体集積回路装置を得ようとした場合、使用するI信号用AD変換器及びQ信号用AD変換器のそれぞれについて、先に述べた4つのADC11、21、31、41のいずれかを適用することができると考えられる。適用したと仮定すると、第一モードにおいてのみ用いられる面積の大きな回路が必要となり、半導体集積回路装置の小面積化が妨げられる。その理由としては以下となる。
【0036】
上述した基本構成に対して、ADC11、21、31、41のいずれかを適用した場合、I信号用とQ信号用にADCが2つ必要となる。参考図1に示すADC11を適用した場合においては、変換誤差(e)を求める必要の無い第二モードにおいては、2つのRADCU13は必要ない。よって、2つのRADCU13は第一モードにおいてのみ用いる回路となる。参考図2に示すADC21を適用した場合においては、変換誤差(e)を求める必要の無い第二モードにおいては、2つのRDACU23は必要ない。2つのRDACU23が第一モードにおいてのみ用いる回路となる。参考図3に示すADC31を適用した場合においては、ADCUとDCUはそれぞれ4つも存在することとなるが、このうちの2つのADCUと2つのDCUは第一モードにおいて、用いない回路となる。変換誤差(e)を求める必要の無い第二モードにおいては、I信号用のADCに1つのADCUと1つのDCUとがあればよく、Q信号用のADCに1つのADCUと1つのDCUとがあればよいからである。参考図4に示すADC41を適用した場合においては、変換誤差(e)を求める必要の無い第二モードにおいては、DCU(1)44a又はDCU(2)44bは必要ない。理由として第二モードにおいては、ADCU42に対してディザー信号の入力を止め、更にOAAU47からの出力ではなく、DCU(1)44a又はDCU(2)44bの出力がそのままADC41の出力とすることにより、DCU(1)44a又はDCU(2)44の動作をとめることができるからである。よって、DCU(1)43又はDCU(2)44bが第一モードにおいてのみ用いる回路となる。
【0037】
以上のように第二モードにおいて必要とないと説明を行った回路の面積が大きく、半導体集積回路装置の小面積化を妨げる。
【0038】
更に付加的な課題として、フォアグラウンド補正を適用して、上述した前提構成を持つ半導体集積回路装置を得ようとした場合、使用するI信号用AD変換器及びQ信号用AD変換器のそれぞれについて、ADC11、21、31、41のいずれかを適用した場合、以下の問題点がある。第一モードにおいて、第一モードにおいてのみ用いられる面積の大きな回路が動作する上に第二モードにおいても用いられる面積の大きな回路も動作するため、半導体集積回路装置の低消費電力化が妨げられる。その理由としては以下となる。
【0039】
上述したようにADCUが2つ必要となる。よって、参考図1に示すADC12を適用した場合においては、RADCUと、ADCUと、DCUとがそれぞれ2つ第一モードにおいて動作する。参考図2に示すADC21を適用した場合においては、RDACUと、ADCUと、DCUとがそれぞれ2つ第一モードにおいて動作する。参考図3に示すADC31を適用した場合においては、ADCUと、DCUとがそれぞれ4つ第一モードにおいて動作する。よって消費電力が大きくなる。特にRADCU、RDACU、及びADCUはアナログ回路であり、良好な性能を出すためにオペアンプが用いられることが多いが、このオペアンプは消費電力が大きな回路で構成されるため、第一モードにおいて消費電力が大きくなる。図4に示すADC41を適用した場合においては、2つのADCUと、4つのDCUが第一モードにおいて動作する。よって消費電力が大きくなる。更に少なくとも第一モードにおいては、変換誤差(e)を求めるために一回のアナログ信号のサンプリングごとに二回のADCUでのAD変換処理が必要となる。よって高速にADCUでのAD変換処理が必要となり、第一モードにおいて消費電力が大きくなる。特にオペアンプを用いるADCUではオペアンプを高速動作させる必要が出てくる。オペアンプは高速動作が大きくなると、これに応じて消費電力も増大し、低消費電力化の妨げになる。
【0040】
次に、ADC11、31、41はバックグラウンド補正が可能である。例えば、バックグラウンド補正を上述した基本構成を持つ半導体集積回路装置に適用し、さらに、I信号用AD変換器及びQ信号用AD変換器として、ADC11、31、41を適用した場合を考える。その場合以下のように低消費電力化の妨げとなる。
【0041】
バックグラウンド補正においては、第一モードや第二モードといったものは存在しない。そのため、AD変換処理を行う場合は常に以下のようになる。
【0042】
I信号用とQ信号用とでADCUが2つ必要となる。よって、参考図1に示すADC11を適用した場合においては、2つのRADCUと、2つのADCUと、2つのDCUとがそれぞれAD変換処理時には常に動作する。参考図3に示すADC31を適用した場合においては、ADCUと、DCUとがそれぞれ4つがAD変換処理時には常に動作する。よって第一モードと第二モードを持つフォアグラウンド補正型の半導体集積回路装置よりも更に消費電力が大きくなる。特に上述したように、RADCU、RDACU、及びADCUのAD変換処理時の消費電力が問題となる。参考図4に示すADC41を適用した場合においては、2つのADCUと、4つのDCUとがAD変換処理時には常に動作する。よって第一モードと第二モードを持つフォアグラウンド補正型の半導体集積回路装置よりも更に消費電力が大きくなる。更に上述したように、AD変換処理時には常に、変換誤差(e)を求めるために一回のアナログ信号のサンプリングごとに二回のADCUでのAD変換処理が必要となる。よって高速にADCUでのAD変換処理が必要となり、消費電力が大きくなる。
【0043】
以上を鑑みると、次の2つの構成・機能に関しては、I信号用AD変換器及びQ信号用AD変換器として4つのADC11、21、31、41のいずれかを適用するのが性能的には良好となる。
【0044】
(1)アナログI信号をAD変換したものをデジタル補正処理することでAD変換処理を行うI信号用AD変換器及び、アナログQ信号をAD変換したものをデジタル補正処理することでAD変換処理を行うQ信号用AD変換器を有する半導体集積回路装置
(2)I信号用AD変換器及びQ信号用AD変換器のフォアグラウンド補正
しかしながら、I信号用AD変換器及びQ信号用AD変換器を有する半導体集積回路装置の小面積化及び低消費電力化には依然として問題があることが分かる。
【0045】
上述した基本構成に4つのADC11、21、31、41のいずれかを組み合わせた場合、バックグラウンド補正及びフォアグラウンド補正のうちのいずれかを適用したとしても、補正係数の算出のために面積の大きな回路を追加する必要があり、この面積の大きな回路の追加による消費電力のために、半導体集積回路装置の小面積化及び低消費電力化が妨げられるからである。
【0046】
以上の事項を鑑みて、後述するような実施の形態を導き出した。
【0047】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0048】
さらに、以下の実施の形態において、その構成要素(動作、タイミングチャート、動作ステップ等も含む)は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似又は類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
【0049】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一又は関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一又は同様な部分の説明を原則として繰り返さない。
【0050】
(実施の形態1)
以下、本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成と、半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの動作とについて詳細に説明する。図5は半導体集積回路装置を含む通信システムの構成図である。図6は半導体集積回路装置を含む通信システムの動作図である。図7は半導体集積回路装置内のI及びQ信号用デジタル補正部の構成図である。図8は半導体集積回路装置内のIQ間補正部の構成図である。
【0051】
1.構成
まず図5を参照しながら、本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成について説明する。
【0052】
(1)通信システム
本実施の形態の通信システムは、アンテナANTと無線通信用の半導体集積回路装置RFICとベースバンド処理部BBUとを有する。アンテナANTは外部からの通信信号としての高周波信号HFSを受ける。無線通信用の半導体集積回路装置RFICは、同図の2点鎖線に囲われている部分であり、高周波信号HFSをダウンコンバートしてベースバンド信号に復調する。ベースバンド処理部BBUはベースバンド信号を受けてデジタル処理を行って通信信号の解析やデータ処理を行う。尚、半導体集積回路装置RFICは、GSM(Gobal System Mobile Communication)、WCDMA(Wide Band CDMA)、及びLTE(Long Term Evolution)に対応したものである。
【0053】
(2)半導体集積回路装置
半導体集積回路装置RFICは、アナログ回路R−ACとAD変換器I−ADCとAD変換器Q−ADCとデジタル処理部DOUとアナログ回路T−ACとを有する。アナログ回路R−ACは、同図の鎖線に囲われている部分である。アナログ回路R−ACは、アンテナANTを介して高周波信号HFSを受け、アナログI信号R−IAとアナログI信号R−IAと位相が90度ずれているようなアナログQ信号R−QAとを生成する。アナログI信号R−IAとアナログQ信号R−QAとは直交しているともいうが、現実にはプロセスばらつき等のばらつきにて厳密に90度ずれているわけではない。AD変換器I−ADCは、同図の鎖線に囲われている部分であり、アナログI信号R−IAを受けて、AD変換処理を行うことによりデジタルI信号R−IDを生成する。AD変換器Q−ADCは、同図の1点鎖線に囲われている部分であり、アナログQ信号R−QAを受けて、AD変換処理を行うことによりデジタルQ信号R−QDを生成する。デジタル処理部DOUは、デジタルI信号R−ID及びデジタルQ信号R−QDを受け、デジタル処理を行い、ベースバンド信号を生成してベースバンド処理部BBUに出力する。アナログ回路T−ACは、同図の鎖線に囲われている部分である。アナログ回路T−ACは、ベースバンド処理部BBUからのベースバンド信号に基づいたデジタルI信号T−ID及びデジタルQ信号T−QDをデジタル処理部DOUから受け、変調処理を行って出力用高周波信号を生成する。
【0054】
尚、アナログI信号はアナログのI信号であり、アナログQ信号はアナログのQ信号である。デジタルI信号はデジタルのI信号であり、デジタルQ信号はデジタルのQ信号である。更にI信号は同相信号(In phase信号)であり、Q信号は直交信号(Quadrature phase信号)である。
【0055】
ここで、アナログ回路R−AC、AD変換器I−ADC、AD変換器Q−ADC、デジタル処理部DOU、及び後に説明するパワーアンプPAを除いたアナログ回路T−ACは第一の半導体基板上に形成される。パワーアンプPAは第二の半導体基板上に形成される。第一及び第二の半導体基板を1つのパッケージにて封止して半導体集積回路装置RFICとしている。尚、第の二半導体基板を無くしてパワーアンプPAは半導体集積回路装置RFICと別としてもよい。更にベースバンド処理部BBUは、半導体集積回路装置RFICとは別の半導体集積回路装置であり、アンテナANTもまた半導体集積回路装置RFICとは別の回路装置である。
【0056】
(a)受信用アナログ回路
アナログ回路R−ACは送受信切替スイッチTR−SWとローノイズアンプLNAとミキサRI−MIXとフィルタI−FILとフィルタQ−FILとを有する。また、アナログ回路R−ACはI可変増幅器I−PGAと可変増幅器Q−PGAとクロックパルス生成器CPGとループスイッチL−SWとを有する。送受信切替スイッチTR−SWはアンテナANTを介した高周波信号HFSの必要な信号成分がアナログ回路R−AC内部に入力するものである。また、送受信切替スイッチTR−SWはアナログ回路T−ACからの不要な信号成分がアナログ回路R−ACに入力されないようにカットするものである。ローノイズアンプLNAは送受信切替スイッチTR−SWからの高周波信号HFSをベースバンド処理部BBUにより指定された倍率にて低ノイズにて増幅する。ミキサRI−MIXはローノイズアンプLNAからの高周波信号HFSに対して高周波信号であり所定の周波数を持つ第一ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログI信号R−IAを生成する。ミキサRQ−MIXはローノイズアンプLNAからの高周波信号HFSに対して高周波信号であり所定の周波数を持ち第一ミキサ信号と位相が90度異なる第二ミキサ信号をミキシングすることで低周波に周波数変換するようなダウンコンバートを行って、アナログQ信号R−QAを生成する。フィルタI−FILは受信用IミキサRI−MIXからのアナログI信号R−IAを受け、ベースバンド処理部BBUにより指定された帯域の周波数を通すことによりアナログI信号R−IAを出力する。フィルタQ−FILはミキサRQ−MIXからのアナログQ信号R−QAを受け、ベースバンド処理部BBUにより指定された帯域の周波数を通すことによりアナログQ信号R−QAを出力する。可変増幅器I−PGAはフィルタI−FILからのアナログI信号I−QAを受け、ベースバンド処理部BBUにより指定された倍率にて増幅したアナログI信号R−IAを出力する。可変増幅器Q−PGAはフィルタQ−FILからのアナログQ信号R−QAを受け、ベースバンド処理部BBUにより指定された倍率にて増幅したアナログQ信号R−QAを出力する。クロックパルス生成器CPGは、第一ミキサ信号及び第二ミキサ信号を生成するための位相同期ループPLLと、位相同期ループPLLからの出力に従って所定のクロックに位相が合った高周波信号である第一及び第二ミキサ信号を生成する電圧制御発振器VCOとを有する。
【0057】
(b)I信号用AD変換器及びQ信号用AD変換器
(い)構成
AD変換器I−ADCは、テスト入力端子TITと、切替回路I−SCと、AD変換部I−ADCUと、デジタル補正部DCUI&Qとを有する。
【0058】
AD変換器Q−ADCは、テスト入力端子TITと、切替回路Q−SCと、AD変換部Q−ADCUと、デジタル補正部DCUI&Qとを有する。尚、テスト入力端子TITと、デジタル補正部DCUI&Qとは、AD変換器I−ADCと共有している。
【0059】
(ろ)AD変換テスト動作
切替回路I−SCのスイッチSWI1がON、スイッチSWI2がOFFであり、切替回路Q−SCのスイッチSWQ1がON、スイッチSWQ2がOFFのとき、以下のように動作する。尚、本実施の形態においては、このときの動作をAD変換テスト動作と称する。本明細書全体では、テスト信号ADC−TSを用いてAD変換用補正係数を生成する動作をAD変換テスト動作とする。
【0060】
テスト信号ADC−TSが切替回路I−SCを介してAD変換部I−ADCUに入力され、切替回路Q−SCを介してAD変換部Q−ADCUに入力される。AD変換部I−ADCUはテスト信号ADC−TSに加えて第一ディザー信号Dither1が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUI&Qに出力する。AD変換部Q−ADCUはテスト信号ADC−TSに加えて第二ディザー信号Dither2が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUI&Qに出力する。
【0061】
デジタル補正部DCUI&Qは補正係数設定レジスタI−ADCCCSRESと補正係数設定レジスタQ−ADCCCSRESとを有する。補正係数設定レジスタI−ADCCCSRESはAD変換器I−ADCのためのデジタル補正処理用の補正係数を格納するものである。補正係数設定レジスタQ−ADCCCSRESはAD変換器Q−ADCのためのデジタル補正処理用の補正係数を格納するものである。デジタル補正部DCUI&QはAD変換部I−ADCUからの出力をデジタル補正処理した補正結果と、AD変換部Q−ADCUからの出力をデジタル補正処理した補正結果とを保持する。保持されたこれら補正結果に基づいて、補正係数設定レジスタI−ADCCCSRESに格納されるべき補正係数I−ADCCCが決定されて格納される。ここで、補正係数I−ADCCCは図7で示されるWである。また、補正係数設定レジスタQ−ADCCCSRESに格納されるべき補正係数Q−ADCCCが決定されて格納される。ここで、補正係数Q−ADCCCは図7で示されるUである。
【0062】
(は)AD変換本番動作
切替回路I−SCのスイッチSWI1がOFF、スイッチSWI2がONであり、切替回路Q−SCのスイッチSWQ1がOFF、スイッチSWQ2がONのとき、以下のように動作する。尚、本実施の形態においてはこのときの動作をAD変換本番動作と称する。本明細書全体では、AD変換テスト動作時に求められたAD変換用補正係数を用いて受信アナログ回路からの受信アナログ信号に対してAD変換処理を行う動作をAD変換本番動作とする。
【0063】
アナログI信号R−IAが切替回路I−SCを介してAD変換部I−ADCUに入力され、アナログQ信号R−QAが切替回路Q−SCを介してAD変換部Q−ADCUに入力される。AD変換部I−ADCUにはアナログI信号R−IAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUI&Qに出力する。AD変換部Q−ADCUにはアナログQ信号R−QAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUI&Qに出力する。デジタル補正部DCUI&QはAD変換部I−ADCUからの出力を補正係数設定レジスタI−ADCCCSRESに格納されている補正係数I−ADCCCを用いてデジタル補正処理する。そして、デジタル補正部DCUI&QはAD変換器I−ADCにおけるAD変換処理結果としてデジタルI信号R−IDを出力する。デジタル補正部DCUI&QはAD変換部Q−ADCUからの出力を補正係数設定レジスタQ−ADCCCSRESに格納されている補正係数Q−ADCCCを用いてデジタル補正処理する。そして、デジタル補正部DCUI&QはAD変換器Q−ADCにおけるAD変換処理結果としてデジタルQ信号R−QDを出力する。
【0064】
(c)デジタル処理部
デジタル処理部DOUはIQ間補正部I/QCUとキャリブレーション信号生成回路I/QCU−CSGと頻度設定レジスタADC−FSRESとを有する。さらに、デジタル処理部DOUは期間設定レジスタADC−PSRESと頻度設定レジスタI/QC−FSRESと期間設定レジスタI/QC−PSRESとモード設定レジスタMRESとを有する。IQ間補正部I/QCUはアナログ回路R−ACにおけるミキサRI−MIXから可変増幅器I−PGAまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。また、IQ間補正部I/QCUはミキサRQ−MIXから可変増幅器Q−PGAまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正する。キャリブレーション信号生成回路I/QCU−CSGはIQ間補正部I/QCUのための補正係数を算出するためのテスト信号I/QC−TSを生成する。
【0065】
IQ間補正部I/QCUはデジタルI信号R−IDの処理のための補正係数I−I/QCUCCを格納する補正係数設定レジスタI−I/QCUCCSRESを持つ。ここで、補正係数I−I/QCUCCは図8に示される係数H11、H12、kIである。更にIQ間補正部I/QCUはデジタルQ信号R−QDの処理のための補正係数Q−I/QCUCCを格納する補正係数設定レジスタQ−I/QCUCCSRESも持つ。ここで、補正係数Q−I/QCUCCは図8に示される係数H21、H22、kQである。
【0066】
(d)送信用アナログ回路
アナログ回路T−ACはDA変換器I−DACとDA変換器Q−DACとローパスフィルタI−LPFとローパスフィルタQ−LPFとを有する。さらに、アナログ回路T−ACはミキサTI−MIXとミキサTQ−MIXと出力足し合わせ部T−OAUとパワーアンプPAとを有する。DA変換器I−DACはベースバンド処理部BBUからのベースバンド信号に基づいており、デジタル処理部DOUから出力されたデジタルI信号T−IDを受け、DA変換処理してアナログI信号T−IAを生成する。DA変換器Q−DACはベースバンド処理部BBUからのベースバンド信号に基づいており、デジタル処理部DOUから出力されたデジタルQ信号T−QDを受け、DA変換処理してアナログQ信号T−QAを生成する。ローパスフィルタI−LPFはDA変換器I−DACからのアナログI信号T−IAを受け、ベースバンド処理部BBUにより指定された周波数よりも低周波領域の信号を通して出力する。ローパスフィルタQ−LPFはDA変換器Q−DACからのアナログQ信号T−QAを受け、ベースバンド処理部BBUにより指定された周波数よりも低周波領域の信号を通して出力する。ミキサTI−MIXはローパスフィルタI−LPFからのアナログI信号T−IAに対して高周波信号であり所定の周波数を持つ第三ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。ミキサTQ−MIXはローパスフィルタI−LPFからのアナログI信号T−IAに対して高周波信号であり所定の周波数を持ち第三ミキサ信号と位相が90度異なる第四ミキサ信号をミキシングすることで高周波に周波数変換するようなアップコンバートを行って出力する。出力足し合わせ部T−OAUはミキサTI−MIX及びミキサTQ−MIXからの出力を足し合わせて通信用の送信用高周波信号を生成する。パワーアンプPAは出力足し合わせ部T−OAUからの出力を増幅する。
【0067】
尚、クロックパルス生成器CPG、ループスイッチL−SW、及び送受信切替スイッチTR−SWはアナログ回路R−ACと共用されている。パワーアンプPAからの出力は送受信切替スイッチTR−SWによってアナログ回路R−ACに雑音が入力されないように所定周波数領域がカットされる。なお、アンテナANTを介した高周波信号HFSも送受信切替スイッチTR−SWによってパワーアンプに雑音が入力されないように所定周波数領域がカットされる。パワーアンプPAからの出力で送受信切替スイッチTR−SWを通った送信用高周波信号の信号成分がアンテナANTを介して外部に送信される。
【0068】
(e)IQ間補正テスト動作
補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを算出するとき、以下のように動作する。尚、本実施の形態においては、このときの動作をIQ間補正テスト動作と称する。本明細書全体では、キャリブレーション信号生成回路I/QCU−CSGからの出力に基づいて、IQ間補正用補正係数を算出する動作をIQ間補正テスト動作とする。
【0069】
ループスイッチL−SWがONする。キャリブレーション信号生成回路I/QCU−CSGからDA変換器I−DACに対してキャリブレーション信号I−CSが出力される。また、キャリブレーション信号生成回路I/QCU−CSGからDA変換器Q−DACに対してキャリブレーション信号Q−CSが出力される。AD変換本番動作が実施される。その結果、以下のように動作する。
【0070】
キャリブレーション信号I−CS及びキャリブレーション信号Q−CSがアナログ回路T−ACに出力される。キャリブレーション信号I−CS及びキャリブレーション信号Q−CSがアナログ回路T−ACにより各種変換処理される。そして、各種変換処理の結果が出力足し合わせ部T−OAUからループスイッチL−SWを介してアナログ回路R−ACに入力される。この入力がアナログ回路R−ACのミキサRI−MIX及びミキサRQ−MIXに入力されて各種変換処理がなされる。この各種変換処理の結果としてアナログI信号R−IAがAD変換器I−ADCに出力され、アナログQ信号R−QAがAD変換器Q−ADCに出力される。AD変換器I−ADC及びAD変換器Q−ADCはAD変換本番動作を行い、デジタルI信号R−ID及びデジタルQ信号R−QDをIQ間補正部I/QCUに出力する。IQ間補正部I/QCUはデジタルI信号R−ID及びデジタルQ信号R−QDを補正処理し、この補正結果に基づいて補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを算出する。
【0071】
(f)IQ間補正本番動作
IQ間補正テスト動作にて求められた補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを用いて、上述したような利得や位相、直流オフセットのミスマッチを検出し、補正するとき、以下のように動作する。尚、本実施の形態においては、このときの動作をIQ間補正本番動作と称する。本明細書全体では、IQ間補正用テスト動作にて求められたIQ間補正用補正係数を用いて、AD変換器からの受信デジタル信号に対しデジタル補正処理を行って補正デジタル信号を生成する動作をIQ間補正本番動作とする。
【0072】
ループスイッチL−SWがOFFする。キャリブレーション信号生成回路I/QCU−CSGはディセーブル状態となる。AD変換本番動作が実施される。その結果、以下のように動作する。
【0073】
アンテナANTを介して高周波信号HFSを受け、アナログ回路R−ACがアナログI信号R−IAとアナログQ信号R−QAとを生成する。AD変換器I−ADCがアナログI信号R−IAを受けて、AD変換処理を行うことによりデジタルI信号R−IDを生成する。AD変換器Q−ADCがアナログQ信号R−QAを受けて、AD変換処理を行うことによりデジタルQ信号R−QDを生成する。IQ間補正部I/QCUは、デジタルI信号R−ID及びデジタルQ信号R−QDを受け、上述したような利得や位相、直流オフセットのミスマッチを検出し、デジタル補正処理を行う。ミスマッチはIQ間補正テスト動作のときに求められた補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを用いて検出する。この結果IQ間補正部I/QCUは、補正デジタルI信号CID、及び補正デジタルQ信号CQDを生成する。デジタル処理部DOUは補正デジタルI信号CID及び補正デジタルQ信号CQDに対して必要なデジタル処理を施してベースバンド信号を生成してベースバンド処理部BBUに送信する。デジタル処理が不必要なら何らのデジタル処理を施さない。その場合は補正デジタルI信号CID及び補正デジタルQ信号CQDは復調されたベースバンド信号となる。
【0074】
2.通信システムの動作
図6を参照しながら、半導体集積回路装置を含む通信システムの動作について説明する。
【0075】
(1)動作シーケンス
動作シーケンスとして、通信システムの起動後に発生する初期シーケンス期間ISPと、初期シーケンス期間後に発生する無信号期間NSPと、無信号期間の後に発生する受信信号処理期間RSPとを有する。2回目の無信号期間NSP2と受信号処理期間RSP2とのセットである繰り返し期間は一定周期にて繰り替えされる。
【0076】
初期シーケンス期間ISPは通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理や、通信システム内の各要素回路の各種オフセットをキャンセルするためのキャリブレーション処理を行う期間である。代表的なキャリブレーション処理を行う回路はアナログ回路R−ACとアナログ回路T−ACとである。キャリブレーション処理を行う回路は、ローノイズアンプLNAとフィルタI−FILとフィルタQ−FILと可変増幅器I−PGAと可変増幅器Q−PGAとクロックパルス生成器CPGとである。その他に、キャリブレーション処理を行う回路は、DA変換器I−DACとDA変換器Q−DACとローパスフィルタI−LPFとローパスフィルタQ−LPFとパワーアンプPAとである。
【0077】
無信号期間NSPは外部からの高周波信号HFSが来ない期間である。
【0078】
受信信号処理期間(通常動作期間)RSPは外部からの高周波信号HFSをダウンコンバートしてベースバンド信号に復調する期間である。
【0079】
(2)動作モード
デジタル処理部DOUのモード設定レジスタMRESにベースバンド処理部BBUにより値が設定されることにより動作モードが決定される。動作モードは送受信系それぞれにおいて、I信号用のパスとQ信号用のパスは同一に設定される。
【0080】
動作モードとしては、ADC補正モードADC−CMとIQCU補正モードI/QCU−CMと受信信号処理モードRSPMとを有する。ADC補正モードADC−CMはAD変換処理用の補正係数である補正係数I−ADCCC及び補正係数Q−ADCCCを算出するためのモードである。IQCU補正モードI/QCU−CMはIQ間補正部I/QCUのための補正係数である補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを算出するためのモードである。受信信号処理モードRSPMは外部からの高周波信号HFSをダウンコンバートしてベースバンド信号に復調するモードである。
【0081】
以上にて説明した動作モード以外のモードも存在し、以上にて説明した動作モードに当てはまらないものは、その他モードOMと総称して記載している。尚、通信システム起動直後のその他モードOMでは、通信システム内のフリップフロップのリセット動作や、通信システム内の電源立ち上げ処理が実行される。
【0082】
ADC補正モードADC−CMにおいては、AD変換テスト動作が実行される。IQCU補正モードI/QCU−CMにおいては、AD変換本番動作が実行されかつ、IQ間補正テスト動作が実行される。受信信号処理モードRSPMにおいては、AD変換本番動作が実行されかつ、IQ間補正本番動作が実行される。
【0083】
同図においては、初期シーケンス期間ISPにADC補正モードADC−CMが設定される。また、無信号期間NSP、NSP2にADC補正モードADC−CMとIQCU補正モードI/QCU−CMとが設定される。また、受信信号処理期間RSP、RSP2に受信信号処理モードRSPMが設定される。
【0084】
(3)レジスタ
デジタル処理部DOUは頻度設定レジスタADC−FSRESと期間設定レジスタADC−PSRESと頻度設定レジスタI/QC−FSRESと期間設定レジスタI/QC−PSRESとを有する。
【0085】
頻度設定レジスタADC−FSRESは初期シーケンス期間ISPにAD変換テスト動作があるのか否かが設定可能である。更に、毎無信号期間NSPごとにAD変換テスト動作があるのか、M個の無信号期間NSPごとにAD変換テスト動作があるのかどうかが設定可能である。ここで、Mは2以上の自然数である。
【0086】
期間設定レジスタADC−PSRESは初期シーケンス期間ISPにAD変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間NSPでのAD変換テスト動作がどれだけの長さにて実行されるのかが設定可能である。
【0087】
頻度設定レジスタI/QC−FSRESは初期シーケンス期間ISPにIQ間補正テスト動作があるのか否かが設定可能である。更に、毎無信号期間NSPごとにIQ間補正テスト動作があるのか、N個の無信号期間ごとにIQ間補正テスト動作があるのかどうかが設定可能である。ここで、Nは2以上の自然数である。
【0088】
期間設定レジスタI/QC−PSRESは初期シーケンス期間ISPにIQ間補正テスト動作がどれだけの長さにて実行されるのかが設定可能である。更に、無信号期間NSPでのIQ間補正テスト動作がどれだけの長さにて実行さるのかが設定可能である。
【0089】
尚、初期シーケンス期間ISPにADC補正モードADC−CMとIQCU補正モードI/QCU−CMの両方が実行される場合には、必ずADC補正モードADC−CMが始めに実行される。その後にIQCU補正モードI/QCU−CMが実行される。各無信号期間NSPにおいてもADC補正モードADC−CMとIQCU補正モードI/QCU−CMの両方が実行される場合には、必ずADC補正モードADC−CMが始めに実行される。その後に、IQCU補正モードI/QCU−CMが実行される。
【0090】
なお、同図の一番下のグラフは温度又は電源電圧値が時間経過に伴ってどのように変化するのかを表す一例であり、下から2番目のグラフはAD変換器用の補正係数値又はIQ間補正部I/QCU用の補正係数値が時間経過に伴ってどのように変化するのかを表す一例である。
【0091】
3.I及びQ信号用デジタル補正部
図7を用いて、半導体集積回路装置内のI及びQ信号用デジタル補正部の説明を行う。
【0092】
(1)構成
デジタル補正部DCUI&Qは図7の鎖線にて囲われている部分である。デジタル補正部DCUI&Qは補正係数設定レジスタI−ADCCCSRESとデジタル補正部I−DCUとを有する。また、デジタル補正部DCUI&Qは補正係数設定レジスタQ−ADCCCSRESとデジタル補正部Q−DCUとを有する。さらに、デジタル補正部DCUI&Qは誤差演算部ECUとディザー差分部DDUと補正係数探索部ADC−CSUとを有する。デジタル補正部I−DCUは、AD変換部I−ADCUからの出力であるAD変換部出力I−ADCUOを受ける。また、デジタル補正部I−DCUは補正係数設定レジスタI−ADCCCSRESに格納された補正係数I−ADCCCに従ってデジタル補正処理を行うことでデジタルI信号R−IDを出力する。デジタル補正部Q−DCUはAD変換部Q−ADCUからの出力であるAD変換部出力Q−ADCUOを受ける。また、デジタル補正部Q−DCUは補正係数設定レジスタQ−ADCCCSRESに格納された補正係数Q−ADCCCに従ってデジタル補正処理を行うことでデジタルQ信号R−QDを出力する。誤差演算部ECUはデジタル補正部I−DCUとデジタル補正部Q−DCUとの間の出力の差分を取る。ディザー差分部DDUは誤差演算部ECUからの出力から2αを減算することで変換誤差eを出力する。補正係数探索部ADC−CSUはディザー差分部DDUからの変換誤差eを受ける。そして、補正係数探索部ADC−CSUは変換誤差eに従ってLMSアルゴリズム等の所定のアルゴリズムにて補正係数I−ADCCC及び補正係数Q−ADCCCを算出する。
【0093】
(2)デジタル補正処理
AD変換部I−ADCUからのAD変換部出力I−ADCUOをDiとする。そして、補正係数I−ADCCCをWiとする。そのとき、以下の式(1)のような値がデジタルI信号R−IDとしてデジタル補正部I−DCUから出力される。ここで、iは0〜N−1であり、iはi番目のAD変換部出力I−ADCUOやAD変換部出力Q−ADCUO等のデジタル出力信号のビットを表す。Nは2以上の自然数で、ビット数を表す。
【0094】
【数1】
【0095】
AD変換部Q−ADCUからのAD変換部出力Q−ADCUOをDiとする。そして、補正係数Q−ADCCCをUiとする。そのとき、以下の式(2)のような値がデジタルQ信号R−QDとしてデジタル補正部Q−DCUから出力される。
【0096】
【数2】
【0097】
以下の明細書において、AD変換部I−ADCU又はAD変換部Q−ADCUからのデジタル出力をデジタル出力Diとする。
【0098】
(3)AD変換テスト動作
AD変換テスト動作時、以下の動作が実行される。テスト信号ADC−TSが共通にテスト入力端子TITからAD変換部I−ADCU及びAD変換部Q−ADCUに入力される。デジタル補正部I−DCUがAD変換部I−ADCUからのデジタル出力Diを受ける。そして、デジタル補正部I−DCUは補正係数設定レジスタI−ADCCCSRESに格納された補正係数I−ADCCCに従ってデジタル補正処理を行うことでデジタルI信号R−IDを誤差演算部ECUに出力する。デジタル補正部Q−DCUがAD変換部Q−ADCUからのデジタル出力Diを受ける。そして、デジタル補正部Q−DCUは補正係数設定レジスタQ−ADCCCSRESに格納された補正係数Q−ADCCCに従ってデジタル補正処理を行うことでデジタルQ信号R−QDを誤差演算部ECUに出力する。誤差演算部ECUはデジタルI信号I−QDからデジタルQ信号R−QDを減算し、その結果をディザー差分部DDUに出力する。ディザー差分部DDUは誤差演算部ECUからの出力から2αを減算し、その結果の変換誤差eを補正係数探索部ADC−CSUに出力する。ここで、2α=第一ディザー信号Dither1−第二ディザー信号Dither2である。補正係数探索部ADC−CSUは変換誤差e及び補正係数I−ADCCCに従ってLMSアルゴリズム等の所定のアルゴリズムにて補正係数I−ADCCCを算出する。ここで、補正係数I−ADCCCは補正係数設定レジスタI−ADCCCSRESにあらかじめ格納されていたものである(同図でWiと記載されている。)。補正係数探索部ADC−CSUは変換誤差e及び補正係数Q−ADCCCに従ってLMSアルゴリズム等の所定のアルゴリズムにて補正係数Q−ADCCCを算出する。ここで、補正係数Q−ADCCCは補正係数設定レジスタQ−ADCCCSRESにあらかじめ格納されていたものである(同図でUiと記載されている。)。新たに算出された補正係数I−ADCCC(同図でWi(NEW)と記載されている。)は補正係数設定レジスタI−ADCCCSRESに新たに格納される。また、新たに算出された補正係数Q−ADCCC(同図でUi(NEW)と記載されている。)は補正係数設定レジスタQ−ADCCCSRESに新たに格納される。更に次のテスト信号ADC−TSがテスト入力端子TITから共通にAD変換器I−ADC及びAD変換器Q−ADC入力される。これによって、補正係数設定レジスタI−ADCCCSRESの値及び補正係数設定レジスタQ−ADCCCSRESの値が更新される。このような更新動作がAD変換テスト動作時には繰り返えされる。
【0099】
(4)AD変換本番動作
AD変換本番動作時、以下の動作が実行される。アナログ回路R−ACからのアナログI信号R−IAがAD変換器I−ADCに入力され、アナログQ信号R−QAがAD変換器Q−ADCに入力される。AD変換部I−ADCUからAD変換部出力I−ADCUO(デジタル出力Di)が出力され、AD変換部Q−ADCUからAD変換部出力Q−ADCUO(デジタル出力Di)が出力される。デジタル補正部I−DCUがAD変換部I−ADCUからのデジタル出力Diを受ける。そして、デジタル補正部I−DCUは補正係数I−ADCCCに従って、デジタル補正処理を行うことでデジタルI信号R−IDをIQ間補正部I/QCUに出力する。補正係数I−ADCCCはAD変換テスト動作時に求められて補正係数設定レジスタI−ADCCCSRESに格納されたものである。デジタル補正部Q−DCUがAD変換部Q−ADCUからのデジタル出力Diを受ける。そして、デジタル補正部Q−DCUは補正係数Q−ADCCCに従って、デジタル補正処理を行うことでデジタルQ信号R−QDをIQ間補正部I/QCUに出力する。補正係数Q−ADCCCはAD変換テスト動作時に求められて補正係数設定レジスタQ−ADCCCSRESに格納されたものである。
【0100】
尚、図7にて一点鎖線にて囲われた領域71は、AD変換本番動作時には動作しない領域であり、AD変換テスト動作時にのみ動作する。
【0101】
4.IQ間補正部
図8を用いて、半導体集積回路装置内のIQ間補正部の説明を行う。
【0102】
(1)構成
IQ間補正部I/QCUは図8の1点鎖線にて囲われている部分である。IQ間補正部I/QCUは補正係数設定レジスタI−I/QCUCCSRESとデジタル補正部I−I/QDCUと補正係数設定レジスタQ−I/QCUCCSRESとデジタル補正部Q−I/QDCUと補正係数探索部I/QCU−CSUとを有する。デジタル補正部I−I/QDCUは補正係数I−I/QCUCCに従って、デジタルI信号R−ID及びデジタルQ信号R−QDに対してデジタル補正処理を行い、補正デジタルI信号CIDを出力する。補正係数I−I/QCUCCは補正係数設定レジスタI−I/QCUCCSRESに格納されたものである。デジタルI信号R−IDはAD変換器I−ADCからの信号である。デジタルQ信号R−QDはAD変換器Q−ADCからの信号である。デジタル補正部Q−I/QDCUは補正係数Q−I/QCUCCに従って、デジタルI信号R−ID及びデジタルQ信号R−QDに対してデジタル補正処理を行い、補正デジタルQ信号CQDを出力する。補正係数Q−I/QCUCCは補正係数設定レジスタQ−I/QCUCCSRESに格納されたものである。デジタルI信号R−IDはAD変換器I−ADCからの信号である。デジタルQ信号R−QDはAD変換器Q−ADCからの信号である。補正係数探索部I/QCU−CSUは補正デジタルI信号CIDと補正デジタルQ信号CQDとに従って、LMSアルゴリズム等の所定のアルゴリズムにより補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを探索する。補正デジタルI信号CIDはデジタル補正部I−I/QDCUからの信号である。補正デジタルQ信号CQDはデジタル補正部Q−I/QDCUからの信号である。
【0103】
デジタル補正部I−I/QDCUのデジタル補正処理により、デジタルI信号R−IDのデジタルQ信号R−QDに対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、利得、位相又は直流オフセットのミスマッチはアナログ回路R−ACにおけるミキサRI−MIXから可変増幅器I−PGAまでのパスと、ミキサRQ−MIXから可変増幅器Q−PGAまでのパスに起因するものである。デジタル補正部Q−I/QDCUのデジタル補正処理により、デジタルQ信号R−QDのデジタルI信号R−IDに対する、利得、位相又は直流オフセットのミスマッチの検出と、補正とが実行される。ここで、アナログ回路R−ACにおけるミキサRI−MIXから可変増幅器I−PGAまでのパスと、ミキサRQ−MIXから可変増幅器Q−PGAまでのパスに起因するものである。
【0104】
(2)デジタル補正処理
デジタル補正部I−I/QDCUは補正係数I−I/QCUCCに従って、デジタルI信号R−ID及びデジタルQ信号R−QDに対してデジタル補正処理を行い、補正デジタルI信号CIDを出力する。
【0105】
デジタル補正部Q−I/QDCUは補正係数Q−I/QCUCCに従って、デジタルI信号R−ID及びデジタルQ信号R−QDに対してデジタル補正処理を行い、補正デジタルQ信号CQDを出力する。
【0106】
ここで、デジタルI信号R−ID、デジタルQ信号R−QD、補正デジタルI信号CID、及び補正デジタルQ信号CQDは以下の式(3)の関係を持つ。
【0107】
【数3】
【0108】
ここで、H11、H22は1に近い値で、デジタルI信号R−IDと、デジタルQ信号R−QDとの間の振幅ミスマッチを補正するための係数である。H12、H21は0に近い値で、デジタルI信号R−IDと、デジタルQ信号R−QDとの間の位相ミスマッチを補正するための係数である。kI、kQは、デジタルI信号R−ID、デジタルQ信号R−QDそれぞれの直流オフセットを取り除くための係数である。
【0109】
(3)IQ間補正テスト動作
IQ間補正テスト動作時、以下の動作が実行される。また、IQ間補正テスト動作時、AD変換本番動作が実行される。
【0110】
デジタル補正部I−I/QDCUがAD変換器I−ADCからのデジタルI信号R−ID及びAD変換器Q−ADCからのデジタルQ信号R−QDに対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数設定レジスタI−I/QCUCCSRESに格納された補正係数I−I/QCUCC(同図ではH11、H12、kIと記載されている。)に従って行われる。そして、デジタル補正部I−I/QDCUは補正デジタルI信号CIDを補正係数探索部I/QCU−CSUに出力する。
【0111】
デジタル補正部Q−I/QDCUがAD変換器I−ADCからのデジタルI信号R−ID及びAD変換器Q−ADCからのデジタルQ信号R−QDに対してデジタル補正処理を行う。ここで、デジタル補正処理は補正係数設定レジスタQ−I/QCUCCSRESに格納された補正係数Q−I/QCUCC(同図ではH21、H22、kQと記載されている。)に従って行われる。そして、デジタル補正部Q−I/QDCUは補正デジタルQ信号CQDを補正係数探索部I/QCU−CSUに出力する。
【0112】
補正係数探索部I/QCU−CSUはLMSアルゴリズム等の所定のアルゴリズムにより補正係数I−I/QCUCC及び補正係数Q−I/QCUCCを探索する。ここで、探索は、デジタル補正部I−I/QDCUからの補正デジタルI信号CIDと、デジタル補正部Q−I/QDCUからの補正デジタルQ信号CQDと、補正係数I−I/QCUCCと、補正係数Q−I/QCUCCとに従って行われる。探索に使用される補正係数I−I/QCUCCは補正係数設定レジスタI−I/QCUCCSRESにあらかじめ格納されていたものである。また、探索に使用される補正係数Q−I/QCUCCは補正係数設定レジスタQ−I/QCUCCSRESにあらかじめ格納されていたものである。探索された補正係数I−I/QCUCC(同図ではH11、H12、kI(New)と記載されている。)は補正係数設定レジスタI−I/QCUCCSRESに新たに格納される。また、補正係数Q−I/QCUCC(同図ではH21、H22、kQ(New)と記載されている。)は補正係数設定レジスタQ−I/QCUCCSRESに新たに格納される。
【0113】
次にデジタルI信号R−ID及びデジタルQ信号R−QDがデジタル補正部I−I/QDCU及びデジタル補正部Q−I/QDCUに入力される。これにより、補正係数設定レジスタQ−I/QCUCCSRES及び補正係数設定レジスタQ−I/QCUCCSRESの値が更新される。このような更新動作がIQ間補正テスト動作時には繰り返えされる。
【0114】
(4)IQ間補正本番動作
IQ間補正本番動作時、以下の動作が実行される。また、IQ間補正本番動作時、AD変換本番動作が実行される。
【0115】
デジタル補正部I−I/QDCUがAD変換器I−ADCからのデジタルI信号R−ID及びAD変換器Q−ADCからのデジタルQ信号R−QDに対してデジタル補正処理を行う。ここで、デジタル補正処理は、IQ間補正テスト動作時に求められ、補正係数設定レジスタI−I/QCUCCSRESに格納された補正係数I−I/QCUCCに従って行われる。そして、デジタル補正部I−I/QDCUが補正デジタルI信号CIDをデジタル処理部DOU内部に出力するそして、デジタル処理部DOUがベースバンド信号をベースバンド処理部BBUに出力する。
【0116】
デジタル補正部Q−I/QDCUがAD変換器I−ADCからのデジタルI信号R−ID及びAD変換器Q−ADCからのデジタルQ信号R−QDに対してデジタル補正処理を行う。ここで、デジタル補正処理は、IQ間補正テスト動作時に求められ、補正係数設定レジスタQ−I/QCUCCSRESに格納された補正係数Q−I/QCUCCに従って行われる。そして、デジタル補正部Q−I/QDCUが補正デジタルQ信号CQDをデジタル処理部DOU内部に出力する。そして、デジタル処理部DOUがベースバンド信号をベースバンド処理部BBUに出力する。
【0117】
5.まとめ
本実施の形態の一態様によれば、以下の作用効果が得られる。
【0118】
(1)ADC補正モードADC−CM(第一モード)において、AD変換器I−ADC(第一AD変換器)及びAD変換器Q−ADC(第二AD変換器)に共通にテスト信号ADC−TS(第一テスト信号)が入力されることで、補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)が算出される。ここで、ADC補正モード(第一モード)はフォアグランド補正における第一モードに対応する。更にIQ補正モードI/QCU−CM(第三モード)又は受信信号処理モードRSPM(第二モード)において、ADC補正モードADC−CM(第一モード)にて求められた補正係数I−ADCCC(第一補正係数)を用いてデジタル補正処理することで、AD変換器I−ADC(第一AD変換器)がアナログI信号R−IA(第一アナログ信号)をAD変換処理してデジタルI信号R−ID(第一デジタル信号)を出力する。ここで、受信信号処理モード(第二モード)はフォアグランド補正における第二モードに対応する。同じくIQ補正モードI/QCU−CM(第三モード)又は受信信号処理モードRSPM(第二モード)において、ADC補正モードADC−CM(第一モード)にて求められた補正係数Q−ADCCC(第二補正係数)を用いてデジタル補正処理することで、AD変換器Q−ADC(第二AD変換器)がアナログQ信号R−QA(第二アナログ信号)をAD変換処理してデジタルQ信号R−QD(第二デジタル信号)を出力する。ここで、第一モードと第二モードと第三モードとがあるモード情報はモード設定情報格納回路(モード設定レジスタMRES)に格納される。
【0119】
前記(1)の構成又は機能を有することにより、AD変換器I−ADC(第一変換回路)及びAD変換器Q−ADC(第二変換回路)はADC補正モード(第一モード)ADC−CMにおいては補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)を算出するために用いられる。同じくAD変換器I−ADC(第一AD変換器)及びAD変換器Q−ADC(第二AD変換器)はIQ補正モードI/QCU−CM(第三モード)又は受信信号処理モードRSPM(第二モード)においてはアナログI信号R−IA(第一アナログ信号)及びアナログQ信号R−QA(第二アナログ信号)をAD変換動作するために用いられる。よって面積の大きな追加回路にて補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)を求める必要が無くなることにより半導体集積回路装置が小面積となる。更に、面積の大きな追加回路が無いことによりADC補正モードADC−CM(第一モード)において面積の大きな追加回路が動作しようがないために、低消費電力化が図れる。
【0120】
(2)前記(1)の構成又は機能であって、ADC補正モードADC−CM(第一モード)において、AD変換器I−ADC(第一AD変換器)に対して第一ディザー信号Dither1(第一所定電圧)が入力され、AD変換器Q−ADC(第二AD変換器)に対して第二ディザー信号Dither2(第二所定電圧)が入力される。
【0121】
前記(2)の構成又は機能を有することにより、第一ディザー信号Dither1(第一所定電圧)及び第二ディザー信号Dither2(第二所定電圧)によりADC補正モードADC−CM(第一モード)において、補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)の上位ビットが互いに異なる状態から探索される。よって確実に早く補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)の探索を行うことが出来る。
【0122】
(3)前記(1)の構成又は機能であって、ADC補正モードADC−CM(第一モード)において、AD変換器I−ADC(第一AD変換器)からの出力とAD変換器Q−ADC(第二変換器)からの出力からの差分に基づいた変換誤差e(差分出力)に基づいて、補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)が算出される。
【0123】
前記(3)の構成又は機能を有することにより、ADC補正モードADC−CM(第一モード)において、AD変換器I−ADC(第一AD変換器)からの出力とAD変換器Q−ADC(第二AD変換器)からの出力からの差分に基づいた変換誤差e(差分出力)に基づいて、補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)が両方算出される。補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)両方が共通の変換誤差e(差分出力)に基づいて求められる。IQ補正モードI/QCU−CM(第三モード)又は受信信号処理モードRSPM(第二モード)にてこの補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)を用いてAD変換器I−ADC(第一変換器)とAD変換器Q−ADC(第二変換器)がAD変換動作を実行する。補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)両方が共通の変換誤差e(差分出力)に基づいて求められ、このようにして求められた補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)が用いられるために、AD変換器I−ADC(第一AD変換器)の出力とAD変換器Q−ADC(第二AD変換器)の出力との間の変換利得ミスマッチが低減される。
【0124】
ここで変換利得ミスマッチがある場合の問題点を説明する。直交変調方式では、データが、I信号とQ信号の両方に変調されている。復調部では、このI信号とQ信号を組み合わせて所定のデジタル演算を行う。その際に、I信号とQ信号の振幅が互いにずれていると、上記の組合せ演算後に得られる復調波形の振幅が小さくなる(一般に「アイ開口度が小さくなる」と言う)。ここで、振幅の大きさが利得に対応する。前記復調波形は、この段階ではまだ多ビットで表現されているアナログ的な波形である。位相シフト量及び直流オフセット電圧の印加量がI信号とQ信号の間にて互いにずれている場合でも同様にアイ開口度が小さくなる。復調データの判定は、この復調波形が最も振幅しているタイミングにおいて、その値が正か負か判定することで行う。したがって、復調波形の振幅が小さいと、それより絶対値の大きな逆符号の雑音が乗っている場合に、値の正負が逆転し、データの誤判定になる。よってこのデータの誤判断を避けるために変換利得ミスマッチを低減することが必要となる。
【0125】
参考図1〜参考図4のようなADCをAD変換器I−ADC及びAD変換器Q−ADCに適用した場合は、変換誤差eがI信号用AD変換器とQ信号用AD変換器との間にて別々になり変換利得ミスマッチが大きくなってしまう。理由として、I信号用AD変換器にて変換誤差eを算出するための回路とQ信号用AD変換器にて変換誤差eを算出する回路が全く物理的に分離された別個の回路となるためである。尚、参考図1や参考図2のADCは絶対精度の高いRADCUやRDACUがあるために元々変換利得誤差は小さい。しかしながら、RADCUやRDACUの搭載に伴う、面積増大、消費電力増大、設計工数やコストの増大は避けられない。参考図3や参考図4のADCは絶対精度の高いRADCUやRDACUに対応する回路が存在しない。よって特に参考図3や参考図4のようなADCをAD変換器I−ADC及びAD変換器Q−ADCに適用した場合は、変換誤差eがI信号用AD変換器とQ信号用AD変換器との間にて別々になり変換利得ミスマッチが大きくなる弊害が大きい。
【0126】
尚、IQ間補正部I/QCUにて実施されるような、I信号とQ信号と間の補正を行えば、復調波形の振幅が十分に大きくなり、データの誤判定が起こりにくくなる。
【0127】
本実施の形態の別態様によれば、以下の作用効果が得られる。
【0128】
(4)高周波信号HFSを受けアナログI信号R−IA(第一アナログ信号)とアナログQ信号R−QA(第二アナログ信号)とを生成するアナログ回路R−ACと、アナログI信号R−IAを受けデジタル補正処理することによりAD変換処理を行ってデジタルI信号R−IDを生成する第一AD変換器(AD変換器I−ADCに対応)と、アナログQ信号R−QAを受けAD変換処理を行うことによりデジタルQ信号R−QDを生成する第二AD変換器(AD変換器Q−ADCに対応)とを有する。第一AD変換器と第二AD変換器はフォアグラウンド補正を実行する。フォアグラウンド補正の第一モードの実行期間は第一AD変換器と第二AD変換器とで同じである。また、フォアグラウンド補正の第二モードの実行期間が第一AD変換器と第二AD変換器とで同じである。
【0129】
前記(4)の構成又は機能を有することにより、以下のメリットがある。第一AD変換器及び第二AD変換器は1つの高周波信号HFSをアナログ回路R−ACにより変換することにより得られたアナログI信号R−IA及びアナログQ信号R−QAに対して変換処理をするものである。よって第一モードの実行期間が第一AD変換器と第二D変換器とで同じであり、第二モードの実行期間が第一AD変換器と第二D変換器とで同じであって構わない。第一AD変換器と第二D変換器とは第一モードの実行期間が同じであり、第二モードの実行期間も同じであることにより、第一モードや第二モードの設定シーケンスが共通にできるために簡単になる。更に第一モードでのAD変換用補正係数の算出や第二モードでのAD変換処理が効果的に行える。
【0130】
温度センサーからの信号処理用の温度センサー用AD変換器と無線通信アンテナからの信号用の無線通信用AD変換器があり、温度センサー用AD変換器及び無線通信用AD変換器それぞれが、デジタル補正処理を行ってAD変換処理を行い、フォアグラウンド補正を行うものである半導体集積回路装置が存在する場合を考える。温度センサーからの信号と無線通信アンテナからの信号は互いに独立に動作するものであるため、温度センサー用AD変換器が温度センサーからの信号に対するAD変換処理を行うタイミングと、無線通信用AD変換器が無線通信アンテナからの信号に対するAD変換処理を行うタイミングとは全く異なるものとなる。よって第一モードと第二モードは温度センサー用AD変換器と無線通信用AD変換器においては互いに全く異なるものとなる。前記(4)の構成又は機能の場合、1つの高周波信号HFSからアナログ回路R−ACがアナログI信号R−IA及びアナログQ信号R−QAを生成するから、第一モードと第二モードを第一AD変換器と第二AD変換器の間で同じとすることができる。
【0131】
前記(4)の構成又は機能に前記(1)の構成又は機能を組み合わせた場合、以下のメリットがある。第一モードがAD変換器I−ADCとAD変換器Q−ADCの間で同じであるから、第一モードにてAD変換器I−ADC及びAD変換器Q−ADCに共通にテスト信号ADC−TSを入力することが可能となる。なお、第一モードと第二モードがAD変換器I−ADCとAD変換器Q−ADCの間で異なる場合は、第一モードにてAD変換器I−ADC及びAD変換器Q−ADCに共通にテスト信号ADC−TSを入力すると、どちらか一方のAD変換器が第二モードの動作が不可能となる。
【0132】
前記(4)の構成又は機能に前記(1)及び(3)の構成又は機能を組み合わせた場合、以下のメリットがある。第一モードがAD変換器I−ADC(第一AD変換器)とAD変換器Q−ADC(第二AD変換器)の間で同じであるから、第一モードにてAD変換器I−ADCの出力及びAD変換器Q−ADCの出力からの差分に基づいた変換誤差eに基づいて補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)の両方が算出されることが可能となる。なお、第一モードと第二モードがAD変換器I−ADCとAD変換器Q−ADCの間で異なる場合は、AD変換器I−ADCの出力及びAD変換器Q−ADCの出力からの差分に基づいた変換誤差eを取得することは不可能である。
【0133】
(5)前記(4)の構成又は機能であって、第一モードにおいて、第一及び第二AD変換器のAD変換用補正係数が求められた後、IQ補正モードI/QC−CM(第三モード)において、以下のようにIQ間補正用補正係数を算出する。IQ間補正部I/QCU(デジタル誤差補正回路)は、デジタルI信号R−ID(第一デジタル信号)を第二モードにて動作する第一AD変換器から受け、デジタルQ信号R−QD(第二デジタル信号)を第二モードにて動作する第二AD変換器から受けることにより、デジタルI信号R−ID(第一デジタル信号)及びデジタルQ信号R−QD(第二デジタル信号)に対してデジタル補正処理を行うことにより補正係数I−I/QCUCC(第三補正係数)及び補正係数Q−I/QCUCC(第四補正係数)を算出する。
【0134】
前記(5)の構成又は機能を有することにより、以下のメリットがある。第一モードにおいてAD変換用補正係数が求められるため、第二モードにおいては、第一及び第二AD変換器に最適なAD変換器補正係数を用いることができる。よってIQ補正モードI/QC−CM(第三モード)においては、第一及び第二AD変換器の出力が最適化されているために、補正係数I−I/QCUCC(第三補正係数)及び補正係数Q−I/QCUCC(第四補正係数)をより正しく得ることができる。
【0135】
(6)前記(4)の構成又は機能であって、初期シーケンス期間において、第一及び第二AD変換器が第一モードにて動作可能に構成されており、無信号期間においても、第一及び第二AD変換器が第一モードにて動作可能に構成されている。受信信号期間(通常動作期間)と無信号期間は定期的に交互に繰り替えされる。第一モードで動作する期間を第一テスト動作期間ともいう。
【0136】
前記(6)の構成又は機能を満たすことにより以下のメリットがある。初期シーケンス期間において、第一及び第二AD変換器が第一モードにて動作することにより、プロセスばらつき等の静的なばらつきを反映したAD変換用補正係数を取得できる。無信号期間においても、第一及び第二AD変換器が第一モードにて動作することにより、図6に示すように、温度や電源電圧の変動に追従した最適なAD変換用補正係数を取得できる。
【0137】
(7)前記(4)の構成又は機能であって、初期シーケンス期間において、IQ間補正部I/QCU(デジタル誤差補正回路)がIQ補正モードI/QC−CM(第三モード)にて動作可能に構成されており、無信号期間においても、IQ間補正部I/QCU(デジタル誤差補正回路)がIQ補正モードI/QC−CM(第三モード)にて動作可能に構成されている。受信信号期間(通常動作期間)と無信号期間は定期的に交互に繰り替えされる。第三モードで動作する期間を第二テスト動作期間ともいう。
【0138】
前記(7)の構成又は機能を有することにより以下のメリットがある。初期シーケンス期間にIQ間補正部I/QCU(デジタル誤差補正回路)がIQ補正モードI/QC−CM(第三モード)にて動作することにより、プロセスばらつき等の静的なばらつきを反映した補正係数I−ADCCC(第一補正係数)及び補正係数Q−ADCCC(第二補正係数)を取得できる。無信号期間においても、IQ間補正部I/QCU(デジタル誤差補正回路)がIQ補正モードI/QC−CM(第三モード)にて動作することにより、図6に示すように、温度や電源電圧の変動に追従した最適な補正係数I−ADCCC及び補正係数Q−ADCCCを取得できる。
【0139】
(8)前記(4)及び(6)の構成又は機能において、頻度設定レジスタADC−FSRES及び期間設定レジスタADC−PSRESを有する。
【0140】
前記(8)の構成又は機能を有することにより以下のメリットがある。ベースバンド部BBUや半導体集積回路装置RFICやアンテナANTが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタADC−FSRES及び期間設定レジスタADC−PSRESを設定することで、通信システムに合わせた適切な精度及び消費電力にてAD変換用補正係数を求めることができる。
【0141】
(9)前記(4)及び(7)の構成又は機能において、頻度設定レジスタI/QC−FSRES及び期間設定レジスタI/QC−PSRESを有する。
【0142】
前記(9)の構成又は機能を有することにより以下のメリットがある。ベースバンド部BBUや半導体集積回路装置RFICやアンテナANTが組み込まれた携帯電話等の通信システムの特性に合わせて頻度設定レジスタI/QC−FSRES及び期間設定レジスタI/QC−PSRESを設定することで、通信システムに合わせた適切な精度及び消費電力にて補正係数I−I/QCUCC(第三補正係数)及び補正係数Q−I/QCUCC(第四補正係数)を求めることができる。なお、頻度設定レジスタADC−FSRESと期間設定レジスタADC−PSRESと頻度設定レジスタI/QC−FSRESと期間設定レジスタI/QC−PSRESとを併せて期間設定格納回路という。
【0143】
6.AD変換部(実施例1)
図9は本実施の形態のAD変換部I−ADCU及びAD変換部Q−ADCUの一実施例である、電荷シェア型AD変換部を示すものである。
【0144】
本実施の形態においては、単相信号を取り扱う通信システムとなっているが、差動信号を取り扱う通信システムとしても問題はない。同図に示すAD変換部CS−ADCU(鎖線にて囲われた領域)は本実施の形態の通信システムが差動信号を取り扱うことが前提となり、各要素回路が差動入出力を行う構成となっている。
【0145】
(1)構成
AD変換部CS−ADCUはスイッチNP−SWと容量NP−SHCとスイッチNP−CSSWとを有する。さらに、AD変換部CS−ADCUはスイッチRP−SWと容量RP−SHCとスイッチRP−CSSWとを有する。さらに、AD変換部CS−ADCUは比較器CS−CMPと制御部CS−CTRLとビットセルBCellとを有する。AD変換部CS−ADCUは可変増幅器I−PGA及び可変増幅器Q−PGAの出力のうちのどちらか一方を受ける。AD変換部CS−ADCUはアナログ信号NP−RAと、アナログ信号NP−RAと反転関係にあるアナログ信号RP−RAと、により構成される受信アナログ差動信号を受ける。ここでアナログ信号NP−RAは、可変増幅器I−PGAの出力の非反転信号及び可変増幅器Q−PGAの出力の非反転信号のうちのどちらか一方である。アナログ信号RP−RAは、可変増幅器I−PGAの出力の反転信号及び可変増幅器Q−PGAの出力の反転信号のうちのどちらか一方である。
【0146】
スイッチNP−SWはアナログ信号NP−RAを受ける。スイッチRP−SWはアナログ信号RP−RAを受ける。容量NP−SHCはアナログ信号NP−RAをサンプリングして保持する。容量RP−SHCはアナログ信号RP−RAをサンプリングして保持する。容量NP−SHCとビットセルBCellとの間にて電荷をシェアするためのスイッチNP−CSSWが容量NP−SHCに接続されている。容量RP−SHCとビットセルBCellとの間にて電荷をシェアするためのスイッチRP−CSSWが容量RP−SHCに接続されている。
【0147】
比較器CS−CMPの非反転入力端子と容量NP−SHCとの間はノードNPCS−Nとなっている。比較器CS−CMPの反転入力端子と容量RP−SHCとの間はノードRPCS−Nとなっている。比較器CS−CMPはノードNPCS−NとノードRPCS−Nとの間の電圧を比較する。
【0148】
制御部CS−CTRLは、比較器CS−CMPの比較結果を受けて、AD変換部CS−ADCUのデジタル出力Diを生成しデジタル補正部DCUI&Qに出力し、ビットセルBCellを制御する。
【0149】
ビットセルBCellは同図の一点鎖線にて囲われた部分であり、デジタル出力Diのビット数分+1のビットセルを有する。すなわち、ビットセルBCellはディザー信号用ビットセルDBCellとデジタル出力Diのビット数分のビットセル(その他のビットセル)とを有する。このディザー信号用ビットセルDBCellはディザー信号用容量Cαと、スイッチCA−SW1と、スイッチCA−SW2と、スイッチDC−SW3とを有する。さらに、ディザー信号用ビットセルDBCellは2つのスイッチSW4a、SW4bと、2つのスイッチSW5a、SW5bとを有する。接続関係は同図に示す通りである。ディザー信号用容量Cαの容量値はディザー信号にて与えるべき電圧値に従った容量値を持っている。
【0150】
その他のビットセルはN個のセルがあり、構造はディザー信号用ビットセルDBCellと基本的に同じであるが、スイッチDC−SW3が無いことが異なる。更にディザー信号用容量Cαとの代わりにビットセル容量Ciがあり、このビットセル容量Ciが以下の関係を満たす。
(い)0≦k≦N−1、kは0又は自然数、Nは2以上の自然数
(ろ)k+1番目のビットセルのビットセル容量Ck+1の容量値は、k番目のビットセルのビットセル容量Cの容量値の2倍
尚、デジタル出力Diの最大ビットに対応するN−1番目のビットセルBCellが最大ビット用セルMSBCellであり、最小ビットに対応する0番目のビットセルBCellが最小ビット用セルLSBCellである。ビットセルBCellにはグランド電圧GNDと電源電圧VDDとが供給されている。
【0151】
(2)動作
(a)AD変換テスト動作
AD変換テスト動作実行時の動作を以下に説明する。
【0152】
第一タイミングで容量NP−SHC及び容量RP−SHCにアナログ信号NP−RA及びアナログ信号RP−RAをそれぞれサンプリングする。そして、全てのビットセルBCellのビットセル容量Ciに電源電圧VDD−接地電圧GND間に相当する電荷をチャージするために、スイッチCA−SW1及びスイッチCA−SW2をONにする。
【0153】
第一タイミング後の第二タイミングで、スイッチNP−SWとスイッチRP−SWとディザー信号用ビットセルDBCellのスイッチCA−SW1とスイッチCA−SW2とをOFFにする。そして、スイッチNP−CSSWとスイッチRP−CSSWとディザー信号用ビットセルDBCellのスイッチSW4aとスイッチSW4bとをONにする。このON、OFF制御によって、ディザー信号用容量Cαの一端と容量NP−SHCの一端とをノードNPCS−Nに接続させる。ディザー信号用容量Cαの他端と容量RP−SHCの一端とをノードRPCS−Nに接続させる。このことによって、ディザー信号用容量Cα内の電荷と容量NP−SHC内の電荷とがチャージシェアされてノードNPCS−Nに電荷配分される。ディザー信号用容量Cα内の電荷と容量RP−SHC内の電荷とがチャージシェアされてノードRPCS−Nに電荷配分される。電荷配分されたノードNPCS−Nの電圧と電荷配分されたノードRPCS−Nの電圧とが比較器CS−CMPにより比較される。比較器CS−CMPは、例えば、比較結果が正であれば1、負であれば0を出力する。この比較結果に基づいて、制御部CS−CTRLが最大ビットであるN−1番目のデジタル出力DN−1を決定する。
【0154】
第二タイミングの後の第三タイミングにて、デジタル出力DN−1に基づいて、最大ビット用セルMSBCellのスイッチが制御される。DN−1が1のとき、スイッチSW5a、SW5bをONにする。このことで、最大ビット用セルMSBCellのビットセル容量CN−1内の電荷量がノードNPCS−Nの電荷量から差し引かれる。更に、最大ビット用セルMSBCellのビットセル容量CN−1内の電荷量がノードRPCS−Nの電荷量から差し引かれる。DN−1が0のとき、スイッチSW4a、SW4bをONにする。このことで、最大ビット用セルMSBCellのビットセル容量Ci内の電荷量がノードNPCS−Nに足しあわされる。更に、最大ビット用セルMSBCellのビットセル容量CN−1内の電荷量がノードRPCS−Nに足しあわされる。このことによりノードNPCS−Nにおいて電荷配分が行われ、ノードRPCS−Nにおいて電荷配分が行われる。電荷配分されたノードNPCS−Nの電圧と電荷配分されたノードRPCS−Nの電圧が比較器CS−CMPにより比較される。比較器CS−CMPは、例えば、比較結果が正であれば1、負であれば0を出力する。この比較結果に基づいてN−2番目のデジタル出力DN−2を制御部CS−CTRLが決定する。
【0155】
以下このような動作を繰り返してデジタル出力Dまで決定する。
【0156】
尚、印加したいディザー電圧を反転させたいとき(第二ディザー信号Dither2を印加するとき)は、第二タイミングにてディザー信号用ビットセルDBCellのスイッチSW4a及びスイッチSW4bをONにすればよい。
【0157】
(b)AD変換本番動作
AD変換本番動作時の動作はAD変換テスト動作時と基本的に同じであるが、ディザー信号用ビットセルDBCellを用いないため、スイッチCA−SW2及びスイッチDC−SW3をONのままにて動作させる。
【0158】
このように動作させることで、AD変換テスト動作時にはディザー信号成分を重畳させた形にてAD変換動作させ、AD変換本番動作時にはディザー信号成分をなしにしてAD変換動作させる。
【0159】
(3)まとめ
逐次比較型のADCUであるので、50MS/s以下で数mW以下の低消費電力が可能である。後述の電荷再配分型ADCU(実施例2)と異なり、基準電圧へのアクセス頻度が少ないので、基準電圧の生成を容易化できる利点がある。
【0160】
7.AD変換部(実施例2)
図10は本実施の形態のAD変換部I−ADCU及びAD変換部Q−ADCUの一実施例である、電荷再配分型AD変換部を示すものである。
【0161】
(1)構成
AD変換部CRD−ADCUはスイッチCS−SWとN+2個のビットセルBCell2と比較器CRD−CMPと制御部CRD−CTRLとを有する。可変増幅器I−PGA及び可変増幅器Q−PGAの出力のうちのどちらか一方を受ける構成となっており、アナログ信号RAを受ける構成となっている。ここでアナログ信号RAとは、アナログI信号R−IA及びアナログQ信号R−QAのうちのいずれか一方を表すものである。スイッチCS−SWは各ビットセルBCellのビットセル容量Ciに、電荷保持ノードCH−Nを介してグランド電圧GNDを供給するか否かを選択する。比較器CRD−CMPは各ビットセルBCellに接続された電荷保持ノードCH−Nの電圧とグランド電圧GND電圧とを比較する制御部CRD−CTRLは比較器CRD−CMPの比較結果に基づいて、デジタル出力Diを決定する。そして、デジタル補正部DCUI&Qに出力し、各ビットセルBCellを制御する。
【0162】
各ビットセルBCellは以下のようになっている。ディザー信号用ビットセルDBCell2はディザー信号用容量Cαと第一スイッチCRD−SW1と第二スイッチCRD−SW2と第三スイッチCRD−SW3とを有する。ディザー信号用容量Cαは所定の容量値であり、ディザー信号に相当するαの電圧値を作り出すためのものである。第一スイッチCRD−SW1は正の参照用電圧+Vを通すか否か選択する。第二スイッチCRD−SW2は負の参照用電圧−Vを通すか否か選択する。第三スイッチCRD−SW3はグランド電圧GNDを通すか否かを選択する。
【0163】
尚、ディザー信号用ビットセルDBCell2のスイッチ及び容量の接続関係は同図に示す通りである。
【0164】
その他のビットセルBCell2の構造はディザー信号用ビットセルDBCell2と基本的に同じであるが、次の点が異なる。第三スイッチCRD−SW3に関して、ディザー信号用ビットセルDBCell2においては、グランド電圧GNDをディザー信号用容量Cαが受けるか否かを選択するスイッチとして設けられている。しかし、その他のビットセルBCellにおいては受信アナログ信号RAをビットセル容量Ciが受けるか否かを選択するスイッチとして設けられている。更にディザー信号用容量Cαとの代わりにビットセル容量Ciがあり、このビットセル容量Ciが以下の関係を満たす。
(い)0≦k≦N−1、kは0又は自然数、Nは2以上の自然数
(ろ)k+1番目のビットセルのビットセル容量Ck+1の容量値は、k番目のビットセルのビットセル容量Cの容量値の2倍
尚、デジタル出力Diの最大ビットに対応するビットセルが最大ビット用セルMSBCell2であり、最小ビットに対応するビットセルが2つありそれぞれ第一最小ビット用セルLSB1Cell及び第二最小ビット用セルLSB2Cellである。
【0165】
第二最小ビット用セルLSB2Cellは他のビットセルBCell2と異なり、第二スイッチCRD−SW2がない。
【0166】
(2)動作
(a)AD変換テスト動作
AD変換テスト動作実行時の動作を以下に説明する。
【0167】
第一タイミングで全てのビットセルBCellに関して、スイッチCS−SW及び第三スイッチCRD−SW3をONにする。その後、電荷保持ノードCH−Nに受信アナログ信号RAをサンプリングしつつ、ディザー信号用容量Cαにグランド電圧GNDを印加する。
【0168】
第一タイミング後の第二タイミングで、スイッチCS−SW及び第三スイッチCRD−SW3をOFFにする。その後、最大ビット用セルMSBCell2の第一スイッチCRD−SW1をONにしつつ、残りのビットセルBCell2の第二スイッチCRD−SW2をONにする。電荷保持ノードCH−Nに、アナログ信号RAに対応する電圧とディザー信号に対応する電圧とを足し合わせ、最大ビット用セルMSBCell2に対応する電圧を差し引いた電圧を符号反転された電圧が発生する。比較器CRD−CMPでこの電圧の符号を判定する。その結果、制御部CRD−CTRLがデジタル出力Diの最大ビットを、正ならデジタル出力DN−1=0、負ならデジタル出力DN−1=1と判定する。
【0169】
第二タイミングの後の第三タイミングにて、デジタル出力DN−1=1のとき、最大ビット用セルMSBCell2の第一スイッチCRD−SW1をONのままに制御部CRD−CTRLが制御する。デジタル出力DN−1=0のとき、最大ビット用セルMSBCell2の第一スイッチCRD−SW1をOFFにし、最大ビット用セルMSBCell2の第二スイッチCRD−SW2をONにする。次にN−2番目のビットセルBCell2の第一スイッチCRD−SW1をONにしつつ、第二スイッチCRD−SW2をOFFにする。比較器CRD−CMPが電荷保持ノードCH−Nに発生した電圧の符号を判定する。その結果、制御部CRD−CTRLがデジタル出力Diの上から2番目のビットを、正ならデジタル出力DN−2=0、負ならデジタル出力DN−2=1と判定する。以下、最小ビットまで繰り返し、デジタル出力Diを確定させる。このことでディザー信号成分を含んだ形にてデジタル出力Diが生成される。
【0170】
(b)AD変換本番動作
AD変換本番動作時の動作を以下に説明する。基本的にAD変換テスト動作時と変わらないが、第一〜第三タイミングにおいて、ディザー信号用ビットセルDBCell2は第三スイッチCRD−SW3がONになったままで動作される。このことでディザー信号成分を含まない形にてデジタル出力Diが生成される。AD変換テスト動作時にはディザー信号用ビットセルDBCell2を用いるが、AD変換本番動作時にはディザー信号用ビットセルDBCell2を用いない。
【0171】
(3)まとめ
逐次比較型のADCUであるので、50MS/s以下で数mW以下の低消費電力が可能である。
【0172】
実施例1においては、第一タイミングにおいて第一タイミングで容量NP−SHC及び容量RP−SHCにアナログ信号NP−RA及びアナログ信号RP−RAをそれぞれサンプリングするときにのみ、図示しないバッファ回路を用いてアナログ信号NP−RA及びアナログ信号RP−RAを第一タイミングで容量NP−SHC及び容量RP−SHCに入力させる。よって第二タイミングや第三タイミングにバッファ回路を用いないので、低消費電力となる。
【0173】
実施例2においては、第一タイミングで全てのビットセルBCellに関して、スイッチCS−SW及び第三スイッチCRD−SW3をONにする。その後、電荷保持ノードCH−Nにアナログ信号RAをサンプリングしつつ、ディザー信号用容量Cαにグランド電圧GNDを印加する時に図示しないバッファ回路を用いる。更に各ビットセルBCellに正の参照用電圧+Vや負の参照用電圧−Vを印加するたびに図示しないバッファ回路を用いる必要があり、実施例1に比べて消費電力が上がる。
【0174】
実施例1においては、ノードNPCS−N及びノードRPCS−Nに第一タイミングにて保持された電荷が、第二タイミングや第三タイミングにおいては保存されないので、再利用ができない。
【0175】
実施例2においては、電荷保持ノードCH−Nに第一タイミングにて保持された電荷が、第二タイミングや第三タイミングにおいては保存されるので、再利用ができる。
【0176】
8.AD変換部(実施例3)
図11は本実施の形態のAD変換部I−ADCU及びAD変換部Q−ADCUの一実施例である、パイプライン型AD変換部を示すものである。
【0177】
(1)構成
パイプライン型AD変換部PL−ADCUは以下のような構成となっている。可変増幅器I−PGA及び可変増幅器Q−PGAの出力のうちのどちらか一方を受ける構成となっており、アナログ信号RAを受ける構成となっている。各ステージStageを有し、デジタル出力Diの最大ビットDN−1に対応するものをステージStageN−1とし、各ビットごとに同じように名前及び符号をつけ、最小ビットDに対応するものをステージStage0とする。各ステージStageiは以下の関係を満たす。
(い)0≦k≦N−1、kは0又は自然数、Nは2以上の自然数
(ろ)k+1番目のステージはk番目のステージにステージ出力SOを出力
(は)k番目のステージはk番目のビットに対応するデジタル出力Dを出力
ステージStageN−1はAD変換部PA−ADCUとディザー信号足し合わせ部DAUとDA変換部PL−DACUとを有する。さらに、ステージStageN−1はデジタル出力差分部DODUとステージ出力増幅部SOAUとを持つ。AD変換部PA−ADCUはアナログ信号RAを受けて、3値(2値でもOK)のデジタル値にAD変換処理を行う。ディザー信号足し合わせ部DAUはAD変換部PA−ADCUの出力(この出力を出力bN−1とする)とディザー信号(α)とを足し合わせる。DA変換部PL−DACUはディザー信号足し合わせ部DAUからの出力をDA変換処理する。デジタル出力差分部DODUはアナログ信号RAからDA変換部PL−DACUからの出力を差し引く。ステージ出力増幅部SOAUはデジタル出力差分部DODUからの出力を増幅して、次段のステージStageN−2にステージ出力SOを出力する。又、ディザー信号足し合わせ部DAUの出力がデジタル出力DN−1となる。
【0178】
他のステージStageは基本的にステージStageN−1と同じだが、受信アナログ信号RAを受けるのではなく、前段のステージStageからのステージ出力SOを受ける。ディザー信号足し合わせ部DAUは無く、AD変換部PA−ADCUの出力をデジタル出力差分部DODUが直接受ける。AD変換部PA−ADCUの出力がデジタル出力Diとなる。
【0179】
(2)動作
(a)AD変換テスト動作
AD変換テスト動作時において、ステージStageN−1に受信アナログ信号RAが入力され、ディザー信号が入力されることでステージ出力SOを次段のステージStageN−2に出力し、同様に繰り返すことでステージStage0に至る。その結果デジタル出力Diが生成されデジタル補正部DCUI&Qに出力される。
【0180】
(b)AD変換本番動作
AD変換本番動作時においては、基本的にAD変換テスト動作時と同じ動作を行うが、ステージStageN−1にディザー信号が足し合わせられない。
【0181】
よってAD変換テスト動作においては、ディザー信号成分を含む形にてデジタル出力Diが生成され、AD変換本番動作においては、このことでディザー信号成分を含まない形にてデジタル出力Diが生成される。
【0182】
(3)まとめ
パイプライン型ADCUは50MS/s〜数100MS/sの動作が可能である。パイプライン型ADCUの場合、オペアンプの利得、非線形性、容量ミスマッチなど補正係数の種類が多いため、より複雑なパターンのディザー信号の印加が効果的である。また、テスト信号の振幅を大きくすることで、補正係数の探索を加速できる。
【0183】
9.I及びQ信号用デジタル補正部(変形例1)
図12は本実施の形態の半導体集積回路装置RFICの一変形例である。
【0184】
(1)構成
デジタル補正部DCUI&Qにて用いられる補正係数I−ADCCCを平均化するための、補正係数平均化部I−ADCCCAUを有する。デジタル補正部DCUI&Qにて用いられる補正係数Q−ADCCCを平均化するための、補正係数平均化部Q−ADCCCAUを有する。
【0185】
補正係数平均化部I−ADCCCAUは補正係数サンプリング部ADCCCSUと補正係数積分部ADCCCIUと補正係数平均化部ADCCCAVEUと補正係数精度設定レジスタI−ADCCCASRESとを有する。補正係数サンプリング部ADCCCSUは補正係数I−ADCCCと、サンプリングの開始時刻を表すサンプリングスタート時刻SSTとサンプリングの終了時刻を表すサンプリング終了時刻SETとの間のXサンプル期間とで乗算を行う。ここで、Xは正の整数である。これによって、Xサンプル期間にX回のサンプリングを補正係数I−ADCCCに対して行い、Xサンプル期間以外の補正係数I−ADCCCに対しては0を乗算することで補正係数I−ADCCCをマスクする。ここで、補正係数I−ADCCCは補正係数設定レジスタI−ADCCCSRESに格納されたものである。補正係数積分部ADCCCIUは補正係数足し合わせ部ADCCCAUと補正係数遅延部ADCCCDUとで構成され、出力としてX回の補正係数I−ADCCCのサンプル値の総和を出力する。ここで、補正係数足し合わせ部ADCCCAUは補正係数サンプリング部ADCCCSUからの補正係数I−ADCCCと前の補正係数I−ADCCCとを足し合わせる。補正係数遅延部ADCCCDUは補正係数足し合わせ部ADCCCAUからの補正係数I−ADCCCを1サンプル期間遅延させて補正係数足し合わせ部ADCCCAUに戻すように出力する。補正係数平均化部ADCCCAVEUは補正係数積分部ADCCCIUからの出力をXにて除算する。これにより、Xサンプル期間の補正係数I−ADCCCの平均値を補正係数設定レジスタI−ADCCCSRESに対して出力する。補正係数精度設定レジスタI−ADCCCASRESはXの値を設定することにより、補正係数I−ADCCCの算出精度を設定する。
【0186】
補正係数平均化部Q−ADCCCAUは基本的に補正係数平均化部I−ADCCCAUと同じである。しかし、補正係数I−ADCCCの代わりに補正係数Q−ADCCCを取り扱い、補正係数設定レジスタQ−ADCCCSRESに対して入出力を行う。更に、補正係数精度設定レジスタI−ADCCCASRESの代わりに補正係数精度設定レジスタQ−ADCCCASRESを持つ。
【0187】
(2)動作
AD変換テスト動作において、補正係数I−ADCCC及び補正係数Q−ADCCCが随時更新される。この際、I信号系とQ信号系において、デジタル補正部I−DCU、Q−DCUが補正係数設定レジスタI−ADCCCSRES、Q−ADCCCSRESに格納された補正係数I−ADCCC、Q−ADCCCを用いてデジタル補正処理を行う。そして、デジタル補正処理の結果により求められた変換誤差eに基づいて補正係数探索部ADC−CSUが補正係数I−ADCCC、Q−ADCCCを探索する。そして、探索結果に基づいて補正係数設定レジスタI−ADCCCSRES、Q−ADCCCSRES内の補正係数I−ADCCC、Q−ADCCCが更新されるという探索ループが動作する。この探索ループの動作と平行して、補正係数平均化部I−ADCCCAU及び補正係数平均化部Q−ADCCCAUが動作する。このとき、補正係数平均化部ADCCCAVEUは動作を止めており、補正係数設定レジスタに対して出力を行わない。探索ループの動作が止まったときに、補正係数平均化部ADCCCAVEUが除算処理を行ってAD変換器用補正係数の平均化を行い、その結果の出力を補正係数設定レジスタI−ADCCCSRES、Q−ADCCCSRESに対して行う。
【0188】
(3)まとめ
LMSアルゴリズム等のアルゴリズムを用いた場合、補正係数I−ADCCC、Q−ADCCCを早く収束させるために、補正係数I−ADCCC、Q−ADCCC算出ための上述したような探索ループの制御利得である制御ループ利得を大きくする。そうすると、収束後であっても制御ループ利得は大きく振動してしまう。熱雑音や量子化雑音の影響でも収束後の制御ループ利得は振動してしまう。この振動の影響を補正係数I−ADCCC、Q−ADCCCの平均化により低減できる。尚、探索ループ内には補正係数I−ADCCC、Q−ADCCCの平均化処理のための回路は配置していない。ここで、平均化処理のための回路は補正係数平均化部I−ADCCCAU及び補正係数平均化部Q−ADCCCAUである。これは探索ループの動作が遅くなるからである。よってこの探索ループ外に補正係数I−ADCCC、Q−ADCCCの平均化処理のための回路を配置している。動作として、探索ループが動作しているときには補正係数平均化部ADCCCAVEUは動作を止めており、補正係数設定レジスタI−ADCCCSRES、Q−ADCCCSRESに対して出力を行わず、探索ループの動作が止まったときに、補正係数平均化部ADCCCAVEUが除算処理を行って補正係数I−ADCCC、Q−ADCCCの平均化を行い、その結果を補正係数設定レジスタI−ADCCCSRES、Q−ADCCCSRESに対して行う。このことで、探索ループの動作の応答を早くしつつ、補正係数I−ADCCC、Q−ADCCCの平均化処理を行うことができる。
【0189】
尚、補正係数精度設定レジスタI−ADCCCASRES、Q−ADCCCASRESのXを大きくした場合、サンプル数を増やして平均化効果を高め高精度の補正係数I−ADCCC、Q−ADCCCを得ることができる。Xが小さい場合は低精度であるが、サンプル数が少ないため、補正係数I−ADCCC、Q−ADCCCの平均化処理の時間を短くできる。又、Xの値を2のべき乗と制限した場合、補正係数平均化部ADCCCAVEUは除算動作ではなく、ビットシフト動作にて動作可能となる。
【0190】
10.AD変換器用テスト信号生成回路(実施例4)
図13は本実施の形態の半導体集積回路装置RFICにて用いられるテスト信号ADC−TSを生成するためのテスト信号生成回路ADC−TSGCの一実施例である。
【0191】
同図に示す点線で囲まれているものがテスト信号生成回路ADC−TSGCである。テスト信号生成回路ADC−TSGCは、デジタル波形生成部DWGUと、DA変換器DWGU−DACとを持つ。DA変換器DWGU−DACはデジタル波形生成部DWGUの出力を受けてDA変換することでテスト信号ADC−TSを生成する。テスト信号生成回路ADC−TSGCは半導体集積回路装置RFIC内に設けられる。
【0192】
デジタル波形生成部DWGUの出力は、AD変換器I−ADC及びAD変換器Q−ADCのフルスケール(AD変換可能な電圧範囲)に近い振幅を持ち、十分に低い周波数の三角波等が好ましい。これは、テスト信号ADC−TSがAD変換器I−ADC及びAD変換器Q−ADCによりサンプリングされた際、このサンプリングされた電圧が十分に多様なパターンになるようにする。このことにより全ての補正係数I−ADCCC及び補正係数Q−ADCCCの探索を正常に収束させるためである。
【0193】
DA変換器DWGU−DACから出力されたテスト信号ADC−TSは雑音や歪が大きくても良い。デジタル補正処理では、補正係数I−ADCCC及び補正係数Q−ADCCCの探索を高精度に行うために、AD変換器I−ADC及びAD変換器Q−ADCが厳密に等しい入力電圧をサンプリングすることが重要である。テスト信号ADC−TSは雑音や歪を含んでいても、AD変換器I−ADC及びAD変換器Q−ADCが雑音や歪を含めて同時にサンプリングするために、AD変換器I−ADC及びAD変換器Q−ADCのサンプリング電圧が厳密に同一に保たれる。よって、DA変換器DWGU−DACの雑音や歪は許容できるため、DA変換器DWGU−DACの設計が容易となる。
【0194】
11.AD変換器用テスト信号生成回路(実施例5)
図14は本実施の形態の半導体集積回路装置RFICにて用いられるテスト信号ADC−TSを生成するためのテスト信号生成回路ADC−TSGC2の一実施例である。
【0195】
(1)構成
同図に示す点線で囲まれているものがテスト信号生成回路ADC−TSGC2である。テスト信号生成回路ADC−TSGC2は、チャージポンプCPとアナログ積分器AIとを有する。チャージポンプCPは同図に示す(1)のようなクロック信号CLKを受け、電流を出力する。アナログ積分器AIはチャージポンプCPの出力を受け、同図に示す(4)のようなテスト信号ADC−TSを出力する。テスト信号生成回路ADC−TSGC2は半導体集積回路装置RFIC内に設けられる。
【0196】
チャージポンプCPは上側電流源UISとP型MOSトランジスタPMOSとN型MOSトランジスタNMOSと下側電流源BISとを有する。電源電圧VDDから接地電圧GNDに向かって、同図に示されたような接続関係にて複数の構成要素が並んでいて、この並びは上側電流源UIS、P型MOSトランジスタPMOS、N型MOSトランジスタNMOS、下側電流源BISの順番である。すなわち、P型MOSトランジスタPMOSのソース端子が上側電流源UISと接続され、N型MOSトランジスタNMOSのソース端子が下側電流源BISに接続される。また、P型MOSトランジスタPMOSのドレイン端子とN型MOSトランジスタNMOSのドレイン端子とが接続される。P型MOSトランジスタPMOS及びN型MOSトランジスタNMOSのゲートに同図に示す(1)のようなクロック信号CLKを受ける。クロック信号CLKがハイレベルのとき、同図に示す(3)のような経路にで下側電流源BISに電流が流れる。クロック信号CLKがローレベルのとき、同図に示す(2)のような経路にて上側電流源UISに電流が流れる。
【0197】
アナログ積分器AIはオペアンプOP−Aと帰還容量(コンデンサ)OPA−FCと帰還抵抗OPA−FRとを有する。オペアンプOP−Aは非反転入力端子に電源電圧VDDの1/2の電圧を受け、反転入力端子にチャージポンプCPの出力を受ける。帰還容量OPA−FCはオペアンプOP−Aの反転入力端子と出力との間に並列接続される。帰還抵抗OPA−FRは帰還容量OPA−FCと並列接続される。
【0198】
(2)動作
テスト信号生成回路ADC−TSGC2は以下のように動作する。テスト信号生成回路ADC−TSGC2がクロック信号CLKを受けると、チャージポンプCPが動作し、同図に示す(1)及び(2)のような経路にて帰還容量OPA−FCに電流が流れる。同図に示す(2)のような経路で電流が流れるとき、テスト信号ADC−TSは減少するように変化する。同図に示す(3)のような経路で電流が流れるとき、テスト信号ADC−TSは増加するように変化する。その結果、同図に示す(4)のような三角波の形状のテスト信号ADC−TSがアナログ積分器AIの出力として、テスト信号生成回路ADC−TSGC2がテスト信号ADC−TSを出力する。帰還抵抗OPA−FRはテスト信号ADC−TSが電源電圧VDD/2を中心とする振幅にて動作する波形とするための直流フィード用高抵抗である。クロック信号CLKの周波数が、テスト信号ADC−TSとしての三角波の周波数となる。
【0199】
クロック信号CLKは、AD変換器I−ADC用及びAD変換器Q−ADC用のサンプリングクロックを分周して十分に低い周波数を持つものとする。三角波の振幅は、上側電流源UIS及び下側電流源BISの電流値、帰還容量OPA−FCの容量値にて設定し、AD変換器I−ADC及びAD変換器Q−ADCのフルスケール近くまでの振幅を持つものとする。これらのことにより、補正係数I−ADCCC及び補正係数Q−ADCCCの探索が確実に収束できるようにする。実施例4と同様に、テスト信号ADC−TSに雑音や歪が含まれていても許容できるため、テスト信号生成回路ADC−TSGC2の設計は容易である。
【0200】
12.AD変換器用テスト信号生成回路(実施例6)
図15は本実施の形態の半導体集積回路装置RFICにて用いられるテスト信号ADC−TSを生成するためのテスト信号生成回路ADC−TSGC3の一実施例である。
【0201】
(1)構成
同図に示す点線で囲まれているものがテスト信号生成回路ADC−TSGC3である。テスト信号生成回路ADC−TSGC3は、実施例5と同様に、チャージポンプCPとアナログ積分器AIとを有する。さらに、テスト信号生成回路ADC−TSGC3はAD変換器I−ADC及びAD変換器Q−ADCとAD変換器出力平均化部(平均化回路)IQADC−OAUとチャージポンプ制御回路CPCCとを有する。(1)のようなクロック信号CLKを受け、電流を出力するチャージポンプCP。チャージポンプCPの出力を受け、(4)のようなテスト信号ADC−TSを出力するアナログ積分器AI。チャージポンプの出力を受けるAD変換器I−ADC及びAD変換器Q−ADC。AD変換器出力平均化部IQADC−OAUはAD変換器I−ADC及びAD変換器Q−ADCからの2つの出力を受けこの2つの出力を平均化して出力する。チャージポンプ制御回路CPCCはAD変換器出力平均化部IQADC−OAUからの出力を受け、チャージポンプCPに入力されるクロック信号CLKを生成する。ここでテスト信号生成回路ADC−TSGC3はこれら構成要素によるループ回路として構成されている。テスト信号生成回路ADC−TSGC3は半導体集積回路装置RFIC内に設けられる。
【0202】
(2)動作
AD変換テスト動作時におけるテスト信号生成回路ADC−TSGCの動作について説明する。実施例6にて説明したように、同図に示す(2)及び(3)の経路で電流が流れることにより、同図に示す(4)のようなテスト信号ADC−TSがAD変換器I−ADC及びAD変換器Q−ADCに入力される。第一ディザー信号Dither1がAD変換器I−ADCに入力され、第二ディザー信号Dither2がAD変換器Q−ADCに入力されている。AD変換器出力平均化部IQADC−OAUにてこれらディザー信号成分がキャンセルされて、同図に示す(5)のような信号が出力される。AD変換器出力平均化部IQADC−OAUの出力はテスト信号ADC−TSをAD変換処理したものとなる。チャージポンプ制御回路CPCCは同図に示す(5)のような信号を受ける。チャージポンプ制御回路CPCCは同図に示す(5)のような信号が、第一閾値電圧Vth1を下回るとハイレベルの信号を出力する。そして、チャージポンプ制御回路CPCCは第一閾値電圧Vth1よりも大きな第二閾値電圧Vth2を上回るとローレベルの信号を出力する。これにより同図に示す(1)のようなクロック信号CLKが生成されてチャージポンプCPに出力される。ループ回路としてのテスト信号生成回路ADC−TSGC3は三角波発信器を構成しており、三角波としてのテスト信号ADC−TSが用いられて補正係数I−ADCCC、Q−ADCCCが生成される。
【0203】
実施例5と比較して、三角波の振幅が第一閾値電圧Vth1及び第二閾値電圧Vth2により管理できるので、上側電流源UIS、下側電流源BIS、及び帰還容量OPA−FCのばらつきにより飽和するリスクを回避できる点が優れている。
【0204】
実施例6における三角波の周波数は、第一閾値電圧Vth1、第二閾値電圧Vth2、上側電流源UIS、下側電流源BIS、及び帰還容量OPA−FCで決まるもので、実施例5のようにサンプリングクロックの整数分の1ではない。したがって、三角波の周波数がAD変換器I−ADC用及びAD変換器Q−ADC用のサンプリングクロックの周波数と無関係にできる。これにより、AD変換器I−ADC及びAD変換器Q−ADCにおける三角波のサンプリング電圧が多様なパターンとなり、補正係数I−ADCCC、Q−ADCCCの探索に有利となる点も優れている。
【0205】
13.その他の変形例
(1)ディザー信号
本実施の形態において、AD変換部I−ADCUに入力されている第一ディザー信号Dither1はAD変換部Q−ADCUに入力されている第二ディザー信号Dither2と絶対値が等しく、符号が逆なものとなっている。よって第一ディザー信号Dither1=αとすると第二ディザー信号Dither2=−αとなる。しかしながら必ずしもこのような関係は必要なく、第一ディザー信号Dither1=2α、第二ディザー信号Dither2=0でもよく、第一ディザー信号Dither1=0、第二ディザー信号Dither2=2αでもよい。このように第一、第二ディザー信号のうちのどちらか一方が0であり、他方が2αであってもよい。
【0206】
(2)ミスマッチ
本実施の形態において、IQ間補正部I/QCUがアナログ回路R−ACにおけるミキサRI−MIXから可変増幅器I−PGAまでのパスと、ミキサRQ−MIXから可変増幅器Q−PGAまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正するのが最も良い。しかしながら、利得や位相、直流オフセットのうちの少なくとも1つ(又は2つ)のミスマッチを検出し、補正する形態でも構わない。
【0207】
(3)キャリブレーション処理
本実施の形態において、初期シーケンス期間において、アナログ回路R−AC及びアナログ回路T−ACの以下の回路についてキャリブレーション処理を行っている。
(a)アナログ回路R−AC
ローノイズアンプLNA、フィルタI−FIL、フィルタQ−FIL、可変増幅器I−PGA、可変増幅器Q−PGA、クロックパルス生成器CPG
(b)アナログ回路T−AC
DA変換器I−DAC、DA変換器Q−DAC、ローパスフィルタI−LPF、ローパスフィルタQ−LPF、パワーアンプPA
これら要素回路に対するキャリブレーション処理は初期シーケンス期間に限らず、ADC補正モードADC−CMにて実行されてもよい。特に定期的に訪れる無信号期間にてキャリブレーション処理がなされる場合には、これらの要素回路の温度変動や電源電圧変動に対応したキャリブレーション処理結果が得られ、復調処理や変調処理の高精度化が図れる。更にこれら要素回路ごとにキャリブレーション処理の頻度や時間を設定できるようにしてもよい。この場合、各要素回路ごとに最適なキャリブレーション頻度や時間があるので、復調処理や変調処理の高精度化と消費電力の最適化が図れる。尚、これら要素回路のキャリブレーション、特にアナログ回路R−ACの各要素回路のキャリブレーション処理はIQ補正モードI/QC−CMの前に実行されるのがよい。理由としてIQ間補正部I/QCUはアナログ回路R−ACにおけるミキサRI−MIXから可変増幅器I−PGAまでのパスと、ミキサRQ−MIXから可変増幅器Q−PGAまでのパスに起因する利得や位相、直流オフセットのミスマッチを検出し、補正するものである。よってミキサRI−MIXから可変増幅器I−PGAまでのパスに存在する各要素回路やミキサRQ−MIXから可変増幅器Q−PGAまでのパスに存在する各要素回路の各種オフセット等が最適に補正されていない場合、IQ間補正部I/QCUにおける利得や位相、直流オフセットのミスマッチの検出及び補正処理が高精度に実行できないからである。
【0208】
(4)IQ補正用テスト信号
本実施の形態において、キャリブレーション信号生成回路I/QCU−CSGはアナログQ信号T−QAのローパスフィルタI−LPFやローパスフィルタQ−LPFにテスト信号I/QC−TSを出力する構成となっている。しかしながら、ミキサRI−MIXから可変増幅器I−PGAまでのパスやミキサRQ−MIXから可変増幅器Q−PGAまでのパスをテスト信号I/QC−TSが通ればいいので、ローノイズアンプLNAとミキサRI−MIX及びミキサRQ−MIXとの間に直接テスト信号I/QC−TSが入力される構成としてもよい。尚、ループスイッチL−SWは、ミキサRI−MIXから可変増幅器I−PGAまでのパスやミキサRQ−MIXから可変増幅器Q−PGAまでのパスをテスト信号I/QC−TSが通る必要があるために、図5に示すような場所に設けられている。切替回路I−SC及び切替回路Q−SCは、ミキサRI−MIXから可変増幅器I−PGAまでのパスやミキサRQ−MIXから可変増幅器Q−PGAまでのパスを通ることにより各要素回路のオフセット等のばらつきがAD変換テスト動作に影響しないように、図5に示すような場所に設けられている。ミキサRI−MIXからAD変換器I−ADCとの間のパス、及びミキサRQ−MIXからAD変換器Q−ADCとの間のパスにあるフィルタと可変増幅アンプの配置の順番は逆でもよく、フィルタと可変増幅器がそれぞれ複数あり、交互にフィルタと可変増幅器とが繰り返されるように配置されていてもよい。
【0209】
(5)ADC
前記5の(4)〜(9)の構成又は機能において、第一AD変換器は図5に記載されているAD変換器I−ADCであってもよく、第二AD変換器は図5に記載されているAD変換器Q−ADCであってもよい。第一AD変換器はアナログ回路R−ACとデジタル処理部DOUとの間に設けられる、参考図1〜参考図4のいずれかのADCであってもよい。この場合には参考図1〜参考図4のADCのアナログ信号(Input)がI信号用可変増幅器I−PGAの出力から入力され、参考図1〜参考図4のADCのデジタル信号(Output)がIQ間補正部I/QCUのデジタルI信号R−IDを受ける入力部に入力する。第二AD変換器はアナログ回路R−ACとデジタル処理部DOUとの間に設けられる、参考図1〜参考図4のいずれかのADCであってもよい。この場合には参考図1〜参考図4のADCのアナログ信号(Input)が可変増幅器Q−PGAの出力から入力され、参考図1〜参考図4のADCのデジタル信号(Output)がIQ間補正部I/QCUのデジタルQ信号R−QDを受ける入力部に入力する。要はI信号パスのADCはアナログI信号R−IAを受けデジタル補正処理することによりAD変換処理を行ってデジタルI信号R−IDを生成するものであればよい。同じくQ信号パスのADCはアナログQ信号R−QAを受けデジタル補正処理することによりAD変換処理を行ってデジタルQ信号R−QDを生成するものであればよい。尚、第一AD変換器に参考図1、参考図3及び参考図4のいずれかのADCを適用する場合、切替回路I−SCを参考図1、参考図3及び参考図4のいずれかのADCの前段に接続し、第一モードと第二モードの間にてAD変換器用テスト信号の入力と可変増幅器I−PGAの出力が切り替えられる構成とすればよい。第二AD変換器に参考図1、参考図3及び参考図4のいずれかのADCを適用する場合、切替回路Q−SCを参考図1、参考図3及び参考図4のいずれかのADCの前段に接続し、第一モードと第二モードの間にてAD変換器用テスト信号の入力と可変増幅器Q−PGAの出力が切り替えられる構成とすればよい。
【0210】
(実施の形態2)
以下、図面を参照しながら本実施の形態の半導体集積回路装置及びこの半導体集積回路装置を含む通信システムの構成と半導体集積回路装置について詳細に説明する。図16は半導体集積回路装置を含む通信システムの構成図である。
【0211】
実施の形態1の通信システムと同じ部分もあるが、異なる点も幾つかあり、そこを中心に説明する。
【0212】
実施の形態1ではアンテナは1つであったが、本実施の形態ではアンテナが2つあり、それに伴い、受信用アナログ回路が2つある。さらにその後段のI及びQ信号用のAD変換器の構成が変更されている。更にデジタル処理部の構成が変更されている。
【0213】
1.通信システム
本実施の形態の通信システムは、構成要素が実施の形態1とは異なり、第一アンテナANT1と第二アンテナANT2と半導体集積回路装置RFIC2とベースバンド処理部BBUを有する。第一アンテナANT1は外部からの通信信号としての第一高周波信号HFS1を受ける。第二アンテナANT2は第一高周波信号HFS1と同一種類の信号であって物理的に離れた位置の信号である第二高周波信号HFS2を受ける。なお、ベースバンド処理部BBUは実施の形態1と同じものである。
【0214】
2.半導体集積回路装置
(1)構成
半導体集積回路装置RFIC2は、構成要素が実施の形態1とは異なる第一アナログ回路R−AC1と第二アナログ回路R−AC2とAD変換器R−ADCとを有する。さらに、半導体集積回路装置RFIC2は、デジタル処理部DOU2とアナログ回路T−AC2とを有する。
【0215】
第一アナログ回路R−AC1は、同図に示す鎖線で囲われているものである。第一アナログ回路R−AC1は第一アンテナANT1を介して第一高周波信号HFS1を受け、アナログI信号L1R−IAと、アナログI信号L1R−IAと位相が90度ずれているようなアナログQ信号L1R−QAとを生成する。第二アナログ回路R−AC2は同図に示す鎖線で囲われているものである。第二アナログ回路R−AC2は第二アンテナANT2を介して第二高周波信号HFS2を受け、アナログI信号L2R−IAと、アナログI信号L2R−IAと位相が90度ずれているようなアナログQ信号L2R−QAとを生成する。AD変換器R−ADCは同図に示す鎖線で囲われているものである。AD変換器R−ADCはアナログI信号L1R−IAを受けてこの信号をAD変換処理してデジタルI信号L1R−IDを生成する。また、AD変換器R−ADCはアナログQ信号L1R−QAを受けてこの信号をAD変換処理してデジタルQ信号L1R−QDを生成する。また、AD変換器R−ADCはアナログI信号L2R−IAを受けてこの信号をAD変換処理してデジタルI信号L2R−IDを生成する。また、AD変換器R−ADCはアナログQ信号L2R−QAを受けてこの信号をAD変換処理してデジタルQ信号L2R−QDを生成する。
【0216】
受信用アナログ回路に関して、実施の形態1のアナログ回路R−ACはループスイッチL−SWを有していたが、その代わりに本実施の形態の第一アナログ回路R−AC1及びアナログ回路T−ACではループ切替回路L−SCとなっている。IQ間補正テスト動作時にはループ切り替え回路L−SCが出力足し合わせ部T−OAUの出力と、第一アナログ回路R−AC1及び第二アナログ回路R−AC2の受信ミキサの入力とを接続する。IQ間補正本番動作ではこの接続を切断する。ループ切替回路L−SC及びクロックパルス生成器CPGはアナログ回路T−AC2と第一アナログ回路R−AC1と第二アナログ回路R−AC2とで共有されている。送受信切替スイッチTR−SWはアナログ回路T−AC2と第一アナログ回路R−AC1とで共有されており、第二アナログ回路R−AC2とは共有されていない。アナログ回路T−AC2の出力は送受信切替スイッチTR−SWを介して第一アンテナANT1を介して外部に送信される。第一ミキサ信号は第一アナログ回路R−AC1及び第二アナログ回路R−AC2に出力され、第二ミキサ信号は第一アナログ回路R−AC1及び第二アナログ回路R−AC2に出力される。これら以外は、実施の形態1のアナログ回路R−ACと第一アナログ回路R−AC1及び第二アナログ回路R−AC2との間では特に構成上の違いはない。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。
【0217】
AD変換器R−ADCは切替回路ADC−SCを持つ。切替回路ADC−SCは、AD変換テスト動作時には、後段のAD変換部に共通のテスト信号ADC−TSを出力する。切替回路ADC−SCは、AD変換本番動作時には、アナログI信号L1R−IAとアナログQ信号L1R−QA、アナログI信号L2R−IAとアナログQ信号L2R−QAとをそれぞれに対応する後段のAD変換部に出力する。AD変換器R−ADCはAD変換部L1I−ADCUとAD変換部L2I−ADCUとデジタル補正部DCUIL1&L2とを有する。AD変換器R−ADCはAD変換部L1Q−ADCUとAD変換部L2Q−ADCUとデジタル補正部DCUQL1&L2とを持つ。
【0218】
デジタル補正部DCUIL1&L2は補正係数設定レジスタL1I−ADCCCSRESと補正係数設定レジスタL2I−ADCCCSRESとを有する。補正係数設定レジスタL1I−ADCCCSRESはAD変換部L1I−ADCUからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。補正係数設定レジスタL2I−ADCCCSRESはAD変換部L21I−ADCUからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。
【0219】
デジタル補正部DCUQL1&L2は補正係数設定レジスタL1Q−ADCCCSRESと補正係数設定レジスタL2Q−ADCCCSRESとを有する。補正係数設定レジスタL1Q−ADCCCSRESはAD変換部L1Q−ADCUからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。補正係数設定レジスタL2Q−ADCCCSRESはAD変換部L21Q−ADCUからのデジタル出力に対するデジタル補正処理用の補正係数を格納するためのものである。
【0220】
デジタル処理部DOU2とアナログ回路T−AC2については、後述する。
【0221】
(2)動作
(a)AD変換テスト動作
AD変換テスト動作時は以下のように動作する。テスト信号ADC−TSが切替回路ADC−SCを介してAD変換部L1I−ADCUに入力され、AD変換部L1Q−ADCUに入力され、AD変換部L2I−ADCUに入力され、AD変換部L2Q−ADCUに入力される。
【0222】
AD変換部L1I−ADCUはテスト信号ADC−TSに加えて第一ディザー信号Dither1が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUIL1&L2に出力する。AD変換部L2I−ADCUはテスト信号ADC−TSに加えて第二ディザー信号Dither2が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUIL1&L2に出力する。
【0223】
AD変換部L1Q−ADCUはテスト信号ADC−TSに加えて第一ディザー信号Dither1が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUQL1&L2に出力する。AD変換部L2Q−ADCUはテスト信号ADC−TSに加えて第二ディザー信号Dither2が入力され、これら入力をAD変換処理してその結果をデジタル補正部DCUQL1&L2に出力する。
【0224】
デジタル補正部DCUIL1&L2はAD変換部L1I−ADCUからのデジタル出力をデジタル補正処理した補正結果と、AD変換部L2I−ADCUからのデジタル出力をデジタル補正処理した補正結果とを求める。これら求められた補正結果に基づいて、補正係数設定レジスタL1I−ADCCCSRESに格納されるべき補正係数L1I−ADCCCを決定して格納し、補正係数設定レジスタL2I−ADCCCSRESに格納されるべき補正係数L2I−ADCCCを決定して格納する。
【0225】
デジタル補正部DCUQL1&L2はAD変換部L1Q−ADCUからのデジタル出力をデジタル補正処理した補正結果と、AD変換部L2Q−ADCUからのデジタル出力をデジタル補正処理した補正結果とを求める。これら求められた補正結果に基づいて、補正係数設定レジスタL1Q−ADCCCSRESに格納されるべき補正係数L1Q−ADCCCを決定して格納し、補正係数設定レジスタL2Q−ADCCCSRESに格納されるべき補正係数L2Q−ADCCCを決定して格納する。
【0226】
(b)AD変換本番動作
AD変換本番動作の時には以下のように動作する。アナログI信号L1R−IAが切替回路ADC−SCを介してAD変換部L1I−ADCUに入力され、アナログI信号L2R−IAが切替回路ADC−SCを介してAD変換部L2I−ADCUに入力される。アナログQ信号L1R−QAが切替回路ADC−SCを介してAD変換部L1Q−ADCUに入力され、アナログQ信号L2R−QAが切替回路ADC−SCを介してAD変換部L2Q−ADCUに入力される。
【0227】
AD変換部L1I−ADCUにはアナログI信号L1R−IAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUIL1&L2に出力する。AD変換部L2I−ADCUにはアナログI信号L2R−IAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUIL1&L2に出力する。AD変換部L1Q−ADCUにはアナログQ信号L1R−QAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUQL1&L2に出力する。AD変換部L2Q−ADCUにはアナログQ信号L2R−QAが入力され、この入力をAD変換処理してその結果をデジタル補正部DCUQL1&L2に出力する。
【0228】
デジタル補正部DCUIL1&L2はAD変換部L1I−ADCUからの出力を補正係数設定レジスタL1I−ADCCCSRESに格納されている補正係数L1I−ADCCCを用いてデジタル補正処理することで、AD変換器R−ADCにおけるAD変換処理結果としてデジタルI信号L1R−IDを出力する。デジタル補正部DCUIL1&L2はAD変換部L2I−ADCUからの出力を補正係数設定レジスタL2I−ADCCCSRESに格納されている補正係数L2I−ADCCCを用いてデジタル補正処理することで、AD変換器R−ADCにおけるAD変換処理結果としてデジタルI信号L2R−IDを出力する。
【0229】
デジタル補正部DCUQL1&L2はAD変換部L1Q−ADCUからの出力を補正係数設定レジスタL1Q−ADCCCSRESに格納されている補正係数L1Q−ADCCCを用いてデジタル補正処理することで、AD変換器R−ADCにおけるAD変換処理結果としてデジタルQ信号L1R−QDを出力する。デジタル補正部DCUQL1&L2はAD変換部L2Q−ADCUからの出力を補正係数設定レジスタL2Q−ADCCCSRESに格納されている補正係数L2Q−ADCCCを用いてデジタル補正処理することで、AD変換器R−ADCにおけるAD変換処理結果としてデジタルQ信号L2R−QDを出力する。
【0230】
尚、各AD変換部の内部構成及び動作は実施の形態1のAD変換部と同じである。各デジタル補正部の内部構成及び動作は実施の形態1のデジタル補正部と基本的に同じであるが、AD変換用の補正係数設定レジスタが、実施の形態1のものから上述したような本実施の形態のものに入れ替えられている。よって入れ替えられている箇所を除いては、実施の形態1の図7及びその説明箇所に記載したものに準拠したものとなっている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。
【0231】
3.デジタル処理部
(1)構成
デジタル処理部DOU2は、実施の形態1と異なり、IQ間補正部L1I/QCUとIQ間補正部L2I/QCUとを持つ。IQ間補正部L1I/QCUは、アナログ回路R−AC1におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスとに起因する利得や位相、直流オフセットのミスマッチを検出する。そして、IQ間補正部L1I/QCUは、検出したミスマッチを補正して、補正デジタルI信号L1−CID及び補正デジタルQ信号L1−CQDを出力する。IQ間補正部L2I/QCUは、アナログ回路R−AC2におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスとに起因する利得や位相、直流オフセットのミスマッチを検出する。そして、IQ間補正部L2I/QCUは、検出したミスマッチを補正して、補正デジタルI信号L2−CID及び補正デジタルQ信号L2−CQDを出力する。デジタル処理部DOU2はこれら補正デジタル信号に対して必要なデジタル処理を施してベースバンド信号を生成してベースバンド処理部BBUに送信する。デジタル処理部DOU2は不必要なら何らのデジタル処理を施さない。その場合はこれら補正デジタル信号は復調されたベースバンド信号となる。
【0232】
IQ間補正部L1I/QCUは補正係数設定レジスタL1I−I/QCUCCSRESと補正係数設定レジスタL1Q−I/QCUCCSRESとを有する。補正係数設定レジスタL1I−I/QCUCCSRESはデジタルI信号L1R−IDの処理のための補正係数L1I−I/QCUCCを格納する。補正係数設定レジスタL1Q−I/QCUCCSRESはデジタルQ信号L1R−QDの処理のための補正係数L1Q−I/QCUCCを格納する。
【0233】
IQ間補正部L2I/QCUは補正係数設定レジスタL2I−I/QCUCCSRESと補正係数設定レジスタL2Q−I/QCUCCSRESとを有する。補正係数設定レジスタL2I−I/QCUCCSRESはデジタルI信号L2R−IDの処理のための補正係数L2I−I/QCUCCを格納する。補正係数設定レジスタL2Q−I/QCUCCSRESはデジタルQ信号L2R−QDの処理のための補正係数L2Q−I/QCUCCを格納する。
【0234】
尚、各IQ間補正部の内部構成は実施の形態1のIQ間補正部と基本的に同じ構成である。しかし、IQ間補正用の補正係数設定レジスタが、実施の形態1のものから上述したような本実施の形態のものに入れ替えられている。よって入れ替えられている箇所を除いては、実施の形態1の図8及びその説明箇所に記載したものに準拠したものとなっている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。
【0235】
(2)動作
各IQ間補正部のIQ間補正テスト動作及びIQ間補正本番動作に関して、実施の形態1のIQ間補正部の動作と基本的に同じである。しかし、IQ間補正部に入力される受信デジタル信号及びIQ間補正部から出力される補正デジタル信号が、実施の形態1のものから上述したような本実施の形態のものに入れ替えられている。更にIQ間補正用の補正係数が実施の形態1のものから上述したような本実施の形態のものに入れ替えられている。説明するまでも無いが、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。
【0236】
(3)AD変換処理モード
(a)経路1&2間補正モード
デジタル処理部DOU2には更にAD変換処理モードレジスタADCMRESが設けられる。本実施の形態において、今まで述べたAD変換器R−ADCのAD変換処理は、以下のような形となる。第一アンテナANT1から第一アナログ回路R−AC1を通ってきた経路1のI信号であるアナログI信号L1R−IAと、第二アンテナANT2から第二アナログ回路R−AC2を通ってきた経路2のI信号であるアナログI信号L2R−IAとを用いて、AD変換テスト動作時にAD変換用の補正係数を算出する。そして、AD変換本番操作時にAD変換テスト動作時に求められたAD変換用の補正係数を用いてAD変換処理することで、デジタルI信号L1R−ID及びデジタルI信号L2R−IDを生成する。同じく、今まで述べたAD変換器R−ADCのAD変換処理は、以下のような形となる。第一アンテナANT1から第一アナログ回路R−AC1を通ってきた経路1のQ信号であるアナログQ信号L1R−QAと、第二アンテナANT2から第二アナログ回路R−AC2を通ってきた経路2のQ信号であるアナログI信号L2R−QAとを用いて、AD変換テスト動作時にAD変換用の補正係数を算出する。そして、AD変換本番操作時にAD変換テスト動作時に求められたAD変換用の補正係数を用いてAD変換処理することで、デジタルQ信号L1R−QD及びデジタルQ信号L2R−QDを生成する。この場合、AD変換処理モードレジスタADCMRESには経路1&2間補正モードが設定されている。ベースバンド処理部BBUがAD変換処理モードレジスタADCMRESのモード設定を可能としている。
【0237】
(b)IQ間補正モード
AD変換処理モードレジスタADCMRESにIQ間補正モードが設定された場合、以下のような動作をAD変換器R−ADCが行う。第一アンテナANT1から第一アナログ回路R−AC1を通ってきた経路1のI信号であるアナログI信号L1R−IAと、第一アンテナANT1から第一アナログ回路R−AC1を通ってきた経路1のQ信号であるアナログQ信号L1R−QAとを用いて、AD変換テスト動作時にAD変換用の補正係数を算出する。そして、AD変換本番操作時にAD変換テスト動作時に求められたAD変換用の補正係数を用いてAD変換処理することで、デジタルI信号L1R−ID及びデジタルQ信号L1R−QDを生成する。同じく、AD変換器R−ADCのAD変換処理は、以下のような形となる。第二アンテナANT2から第二アナログ回路R−AC2を通ってきた経路2のI信号であるアナログI信号L2R−IAと、第二アンテナANT2から第二アナログ回路R−AC2を通ってきた経路2のQ信号であるアナログI信号L2R−QAを用いて、AD変換テスト動作時にAD変換用の補正係数を算出する。そして、AD変換本番操作時にAD変換テスト動作時に求められたAD変換用の補正係数を用いてAD変換処理することで、デジタルI信号L2R−ID及びデジタルQ信号L2R−QDを生成する。
【0238】
AD変換処理モードレジスタADCMRESにIQ間補正モードが設定された場合の動作を達成するために、信号入出力及びAD変換用の補正係数設定レジスタに格納されるAD変換用の補正係数が以下のように変更される。
(い)AD変換部L1I−ADCUの出力がデジタル補正部DCUQL1&L2に入力される
(ろ)AD変換部L2Q−ADCUの出力がデジタル補正部DCUIL1&L2に入力される
(は)補正係数設定レジスタL2Q−ADCCCSRESに補正係数L1I−ADCCCが格納される
(に)補正係数設定レジスタL1I−ADCCCSRESに補正係数L2Q−ADCCCが格納される
(ほ)デジタル補正部DCUIL1&L2からデジタルQ信号L2R−QDが出力され、この出力されたデジタルQ信号L2R−QDはIQ間補正部L2I/QCUに入力される
(へ)デジタル補正部DCUQL1&L2からデジタルI信号L1R−IDが出力され、この出力されたデジタルI信号L1R−IDはIQ間補正部L1I/QCUに入力される
AD変換テスト動作及びAD変換本番動作においても、以上の変更に従って信号入出力及びAD変換用の補正係数設定レジスタに格納されるAD変換用の補正係数が変更される。AD変換器R−ADC内部においても、入力される信号が上述のように変更されているために、内部で処理される信号もこの変更に伴って変更される。
【0239】
4.その他
尚、本実施の形態の半導体集積回路装置RFIC2を含む通信システムの動作に関しては、実施の形態1の図6及びその説明箇所に準拠したものとなる。
【0240】
アナログ回路T−AC2に関しては、上述したような、クロックパルス生成器CPG及びループ切替回路L−SCに関しては、実施の形態1のものと異なる部分がある。それ以外は実施の形態1の図5及びその説明箇所に準拠したものとなる。
5.まとめ
本実施の形態によれば、以下の作用効果が得られる。
(1)ADC補正モードADC−CM(フォアグラウンド補正における第一モードに対応)において、AD変換部L1I−ADCU、AD変換部L1Q−ADCU、AD変換部L2I−ADCU、及びAD変換部L2Q−ADCUに共通にテスト信号ADC−TSが入力される。補正係数L1I−ADCCC及び補正係数L2I−ADCCCが、AD変換部L1I−ADCU及びAD変換部L2I−ADCUからの出力をデジタル補正部DCUIL1&L2がデジタル処理することによって算出される。補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCが、AD変換部L1Q−ADCU及びAD変換部L2Q−ADCUからの出力をデジタル補正部DCUQL1&L2がデジタル補正処理することによって算出される。 更にIQ補正モードI/QCU−CM又は受信信号処理モードRSPM(フォアグラウンド補正における第二モードに対応)において、ADC補正モードADC−CMにて求められた補正係数L1I−ADCCC、及び補正係数L2I−ADCCCを用いてデジタル補正処理することで、アナログI信号L1R−IAがAD変換処理されてデジタルI信号L1R−IDが出力され、アナログI信号L2R−IAがAD変換処理されてデジタルI信号L2R−IDが出力される。ADC補正モードADC−CMにて求められた補正係数L1Q−ADCCC、及び補正係数L2Q−ADCCCを用いてデジタル補正処理することで、アナログQ信号L1R−QAがAD変換処理されてデジタルQ信号L1R−QDが出力され、アナログQ信号L2R−QAがAD変換処理されてデジタルQ信号L2R−QDが出力される。
【0241】
前記(1)の構成又は機能を有することにより、AD変換部L1I−ADCU、AD変換部L2I−ADCU、デジタル補正部DCUIL1&L2はADC補正モードADC−CMにおいては補正係数L1I−ADCCC及び補正係数L2I−ADCCCを算出するために用いられる。更にIQ補正モードI/QCU−CM又は受信信号処理モードRSPMにおいてはアナログI信号L1R−IA及びアナログI信号L2R−IAをAD変換動作するためにも用いられる。更に、AD変換部L1Q−ADCU、AD変換部L2Q−ADCU、及びデジタル補正部DCUQL1&L2はADC補正モードADC−CMにおいては補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCを算出するために用いられる。IQ補正モードI/QCU−CM又は受信信号処理モードRSPMにおいてはアナログQ信号L1R−QA及びアナログQ信号L2R−QAをAD変換動作するためにも用いられる。よって、面積の大きな追加回路にて補正係数L1I−ADCCC、補正係数L2I−ADCCC、補正係数L1Q−ADCCC、及び補正係数L2Q−ADCCCを求める必要が無くなることにより半導体集積回路装置が小面積となる。更に、面積の大きな追加回路が無いことによりADC補正モードADC−CMにおいて面積の大きな追加回路が動作しようがないために、低消費電力化が図れる。
【0242】
(2)前記(1)の構成又は機能であって、ADC補正モードADC−CMにおいて、AD変換部L1I−ADCUからの出力とAD変換部L2I−ADCUからの出力からの差分に基づいた変換誤差に基づいて、補正係数L1I−ADCCC及び補正係数L2I−ADCCCが算出される。ADC補正モードADC−CMにおいて、AD変換部L1Q−ADCUからの出力とAD変換部L2Q−ADCUからの出力からの差分に基づいた変換誤差に基づいて、補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCが算出される。
【0243】
前記(2)の構成又は機能を有することにより、ADC補正モードADC−CMにおいて、AD変換部L1I−ADCUからの出力とAD変換部L2I−ADCUからの出力からの差分に基づいた変換誤差に基づいて、補正係数L1I−ADCCC及び補正係数L2I−ADCCCが両方算出される。補正係数L1I−ADCCC及び補正係数L2I−ADCCC両方が共通の変換誤差に基づいて求められる。AD変換部L1Q−ADCUからの出力とAD変換部L2Q−ADCUからの出力からの差分に基づいた変換誤差に基づいて、補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCが両方算出される。補正係数L1Q−ADCCC及び補正係数L2Q−ADCCC両方が共通の変換誤差に基づいて求められる。IQ補正モードI/QCU−CM又は受信信号処理モードRSPMにて、この補正係数L1I−ADCCC及び補正係数L2I−ADCCCを用いてAD変換器R−ADCがAD変換動作を実行する。この補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCを用いてAD変換器R−ADCがAD変換動作を実行する。補正係数L1I−ADCCC及び補正係数L2I−ADCCC両方が共通の変換誤差に基づいて求められ、このようにして求められた補正係数L1I−ADCCC及び補正係数L2I−ADCCCが用いられるために、デジタルI信号L1R−IDとデジタルI信号L2R−IDとの間の変換利得ミスマッチが低減される。同じく補正係数L1Q−ADCCC及び補正係数L2Q−ADCCC両方が共通の変換誤差に基づいて求められ、このようにして求められた補正係数L1Q−ADCCC及び補正係数L2Q−ADCCCが用いられるために、デジタルQ信号L1R−QDとデジタルQ信号L2R−QDとの間の変換利得ミスマッチが低減される。
【0244】
(3)前記(2)の構成又は機能であって、AD変換処理モードレジスタADCMRESに経路1&2間補正モードが設定された場合、上述した(1)及び(2)の構成又は機能にて動作する。AD変換処理モードレジスタADCMRESにIQ間補正モードが設定された場合、信号入出力及びAD変換用補正係数設定レジスタに格納されるAD変換用補正係数が上述した3.(3)(b)の(い)〜(へ)のように変更される。IQ間補正部L1I/QCU及びIQ間補正部L2I/QCUが設けられる。
【0245】
前記(3)の構成又は機能を有することにより、次のような状況になる。
(い)IQ間補正部L1I/QCUによる、アナログ回路R−AC1におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスに起因する利得や位相、直流オフセットのミスマッチの検出処理及び補正処理によるミスマッチの低減が十分である
(ろ)IQ間補正部L2I/QCUによる、アナログ回路R−AC2におけるI信号系のミキサから可変増幅器までのパスと、Q信号系のミキサから可変増幅器までのパスに起因する利得や位相、直流オフセットのミスマッチの検出処理及び補正処理によるミスマッチの低減が十分である
(は)デジタルI信号L1R−IDとデジタルI信号L2R−IDとの間の変換利得ミスマッチ及びデジタルQ信号L1R−QDとデジタルQ信号L2R−QDとの間の変換利得ミスマッチがベースバンド信号を生成するための復調動作の高精度化の妨げになる
以上の(い)〜(は)のような状況ときにはAD変換処理モードレジスタADCMRESに経路1&2間補正モードを設定することが可能となる。
【0246】
IQ間補正部L1I/QCU又はIQ間補正部L2I/QCUの動作による変換利得ミスマッチ低減が不十分である場合には、AD変換処理モードレジスタADCMRESにIQ間補正モードを設定すると、以下のような利点がある。デジタルI信号L1R−IDとデジタルQ信号L1R−QDとの間の変換利得ミスマッチ及びデジタルI信号L2R−IDとデジタルQ信号L2R−QDとの間の変換利得ミスマッチを低減し、ベースバンド信号を生成するための復調動作の高精度化が可能となる。
【0247】
尚、実施の形態1の実施例1〜3のAD変換部は実施の形態2のAD変換部に適宜適用可能である。更に実施の形態2においても、単相信号を取り扱う通信システムとなっているが、差動信号を取り扱う通信システムとしても問題はない。実施の形態1の変形例1のAD変換器用補正係数平均化部は実施の形態2のデジタル補正部DCUIL1&L2及びデジタル補正部DCUQL1&L2に接続される回路として適宜適用可能である。実施の形態1の実施例4〜6のテスト信号生成回路ADC−TSGCはテスト信号ADC−TSを生成するための回路として実施の形態2に適宜適用可能である。
【0248】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【0249】
11、21、31、41 AD変換器(ADC)
13 参照用AD変換部(RADCU)
12、22、42 AD変換部(ADCU)
14、24 デジタル補正部(DCU)
15、25 誤差演算部(ECU)
16 分周器(DIV)
SC 切り替え回路
SW1、SW2 スイッチ
23 参照用DA変換部(RDACU)
32a 第一AD変換部(ADCU(1))
32b 第二AD変換部(ADCU(2))
34a、44a 第一デジタル補正部(DCU(1))
34b、44b 第二デジタル補正部(DCU(2))
37、47 ディザー差分部(DDU)
36、46 出力信号足し合わせ平均化部(OAAU)
49 遅延部(Delay)
ADCUSequence AD変換部シーケンス
S サンプリング期間
A/D1 第一AD変換期間
A/D1R 第一AD変換結果
A/D2 第二AD変換期間
A/D2R 第二AD変換結果
HFS 高周波信号
ANT アンテナ
RFIC 半導体集積回路装置
BBU ベースバンド処理部
R−IA アナログI信号
R−QA アナログQ信号
R−AC アナログ回路
I−ADC AD変換器
Q−ADC AD変換器
DOU デジタル処理部
R−ID デジタルI信号
R−QD デジタルQ信号
T−AC アナログ回路
TR−SW 送受信切替スイッチ
LNA ローノイズアンプ
RI−MIX ミキサ
RQ−MIX ミキサ
I−FIL フィルタ
Q−FIL フィルタ
I−PGA 可変増幅器
Q−PGA 可変増幅器
PLL 位相同期ループ
VCO 電圧制御発振器
CPG クロックパルス生成器
L−SW ループスイッチ
I−SC 切替回路
SWI1、SWI2 スイッチ
I−ADCU AD変換部
DCUI&Q デジタル補正部
Q−SC 切替回路
SWQ1、SWQ2 スイッチ
Q−ADCU AD変換部
TIT テスト入力端子
ADC−TS テスト信号
Dither1 第一ディザー信号
Dither2 第二ディザー信号
I−ADCCC 補正係数
I−ADCCCSRES 補正係数設定レジスタ
Q−ADCCC 補正係数
Q−ADCCCSRES 補正係数設定レジスタ
I/QCU IQ間補正部
I/QCU−CSG キャリブレーション信号生成回路
I/QC−TS テスト信号
ADC−FSRES 頻度設定レジスタ
ADC−PSRES 期間設定レジスタ
I/QC−FSRES 頻度設定レジスタ
I/QC−PSRES 期間設定レジスタ
MRES モード設定レジスタ
T−ID デジタルI信号
I−DAC DA変換器
T−QD デジタルQ信号
Q−DAC DA変換器
T−IA アナログI信号
I−LPF ローパスフィルタ
T−QA アナログQ信号
Q−LPF ローパスフィルタ
TI−MIX ミキサ
TQ−MIX ミキサ
T−OAU 出力足し合わせ部
PA パワーアンプ
I−CS キャリブレーション信号
Q−CS キャリブレーション信号
I−I/QCUCC 補正係数
I−I/QCUCCSRES 補正係数設定レジスタ
Q−I/QCUCC 補正係数
I−I/QCUCCSRES 補正係数設定レジスタ
CID 補正デジタルI信号
CQD 補正デジタルQ信号
ISP 初期シーケンス期間
NSP、NSP2 無信号期間
RSP、RSP2 受信信号処理期間
ADC−CM ADC補正モード
I/QCU−CM IQ補正モード
RSPM 受信信号処理モード
OM その他モード
I−ADCUO AD変換部出力
Q−ADCUO AD変換部出力
I−DCU デジタル補正部
Q−DCU デジタル補正部
ADC−CSU 補正係数探索部
Di デジタル出力
I−I/QDCU IQ間デジタル補正部
Q−I/QDCU IQ間デジタル補正部
I/QCU−CSU 係数探索部
CS−ADCU AD変換部
NP−RA アナログ信号
RP−RA アナログ信号
NP−SW スイッチ
RP−SW スイッチ
NP−SHC 容量
RP−SHC 容量
NP−CSSW スイッチ
RP−CSSW スイッチ
RP−SHC 容量
CS−CMP 比較器
NPCS−N ノード
RPCS−N ノード
CS−CTRL 制御部
BCell、BCell2 ビットセル
DBCell、DBCell2 ディザー信号用ビットセル
α ディザー信号用容量
CA−SW1 スイッチ
CA−SW2 スイッチ
DC−SW3 スイッチ
SW4a、SW4b スイッチ
SW5a、SW5b スイッチ
Ci ビットセル容量
MSBCell、MSBCell2 最大ビット用セル
LSBCell、LSBCell2 最小ビット用セル
GND グランド電圧
VDD 電源電圧
CRD−ADCU AD変換部
RA アナログ信号
CH−Node 電荷保持ノード
CS−SW スイッチ
CRD−CMP 比較器
CRD−CTRL 制御部
+V 正の参照用電圧
CRD−SW1 第一スイッチ
−V 負の参照用電圧
CRD−SW2 第二スイッチ
CRD−SW3 第三スイッチ
LSB1Cell 第一最小ビット用セル
LSB2Cell 第二最小ビット用セル
PL−ADCU パイプライン型AD変換部
Stage ステージ
PA−ADCU AD変換部
DAU ディザー信号足し合わせ部
PL−DACU DA変換部
DODU デジタル出力差分部
SOAU ステージ出力増幅部
SO ステージ出力
I−ADCCCAU 補正係数平均化部
Q−ADCCCAU 補正係数平均化部
SST サンプリングスタート時刻
SET サンプリング終了時刻
ACCCSU 補正係数サンプリング部
ADCCCAU 補正係数足し合わせ部
ADCCCDU 補正係数遅延部
ADCCCIU 補正係数積分部
ADCCCAVEU 補正係数平均化部
I−ADCCCASRES 補正係数精度設定レジスタ
Q−ADCCCASRES 補正係数精度設定レジスタ
ADC−TSGC テスト信号生成回路
DWGU デジタル波形生成部
DWGU−DAC DA変換器
CP チャージポンプ
AI アナログ積分器
UIS 上側電流源
PMOS P型MOSトランジスタ
NMOS N型MOSトランジスタ
BIS 下側電流源
OP−A オペアンプ
OPA−FC 帰還容量
OPA−FR 帰還抵抗
IQADC−OAU AD変換器出力平均化部
CPCC チャージポンプ制御回路
Vth1 第一閾値電圧
Vth2 第二閾値電圧
HFS1 第一高周波信号
ANT1 第一アンテナ
HFS2 第二高周波信号
ANT2 第二アンテナ
L1R−IA アナログI信号
L1R−QA アナログQ信号
R−AC1 第一アナログ回路
L2R−IA アナログI信号
L2R−QA アナログQ信号
R−AC2 第二アナログ回路
L1R−ID デジタルI信号
L1R−QD デジタルQ信号
L2R−ID デジタルI信号
L2R−QD デジタルQ信号
R−ADCU AD変換器
L−SC ループ切替回路
ADC−SC 切替回路
L1I−ADCU AD変換部
L1Q−ADCU AD変換部
L2I−ADCU AD変換部
L2Q−ADCU AD変換部
DCUIL1&L2 デジタル補正部
DCUQL1&L2 デジタル補正部
L1I−ADCCCSRES 補正係数設定レジスタ
L2I−ADCCCSRES 補正係数設定レジスタ
L1Q−ADCCCSRES 補正係数設定レジスタ
L2Q−ADCCCSRES 補正係数設定レジスタ
L1I−ADCCC 補正係数
L2I−ADCCC 補正係数
L1Q−ADCCC 補正係数
L2Q−ADCCC 補正係数
L1−CID 補正デジタルI信号
L1−CQD 補正デジタルQ信号
L1I/QCU IQ間補正部
L2−CID 補正デジタルI信号
L2−CQD 補正デジタルQ信号
L2I/QCU IQ間補正部
L1I−I/QCUCC 補正係数
L1I−I/QCUCCSRES 補正係数設定レジスタ
L1Q−I/QCUCC 補正係数
L1Q−I/QCUCCSRES 補正係数設定レジスタ
L2I−I/QCUCC 補正係数
L2I−I/QCUCCSRES 補正係数設定レジスタ
L2Q−I/QCUCC 補正係数
L2Q−I/QCUCCSRES 補正係数設定レジスタ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16